[问题求助]大佬们，求帮助logic连接layout失败，怎么回事？ [复制链接]

同问，遇到这个问题实在不知道怎么解决。我是自己画了电子元件，保存在库里面，然后我又把别人pcb封装图电子元件保存在我的库里面，然后就出现这个问题了。我把原理图重新画了，把库删了重新保存了，还是不行。