[资料贡献]Cadence“技术之旅”系列活动即将登陆亚洲 [复制链接]

Cadence公司将于7月14日到8月2日在亚太举办今年“技术之旅（ToT）”系列活动。该活动前身是“亚太技术巡展（ACTS）”。创办于2002年的该系列活动，规模巨大，每年举办一届，在过去的三年中，它已经成功地吸引了5,300多位专业设计人士参加。 D')m8:>  
本届“技术之旅”的宗旨是向客户展示Cadence最新技术和成果，帮助业内人士提升设计能力、促进生产效率、提高产量并缩短产品投放市场的周期。与会人士能借此机会深入了解Cadence公司的最新设计方法和流程，并与世界顶尖EDA公司资深工程师和业内人士进行深入的、面对面的交流。 ER ^#J**  
本届“技术之旅”亚太站的系列活动将于7月14日在汉城开始;相继在7月18日在新加坡、7月20日在槟城、7月27日在上海、7月29日在北京，8月2日在深圳和新竹举行。 i7UE9Nyl*  
在本届“技术之旅”中，Cadence公司将会展示公司四大平台技术的最新研究成果，其中包括Virtuoso定制设计平台，Incisive功能验证平台，Encounter数字IC设计平台以及Allegro系统互连设计平台。 Up/s)8$.  
将在“技术之旅”中展示的重要内容包括： eInx\/  
 集成的功能验证环境，其中包括基于断言的验证和综合性的SystemVerilog， SystemC以及e基准测试支持等 km(Mv  
 带有加速和仿真功能的系统建模，能够缩短软件投入运行的周期 G+$A|'<`z  
 集成的数字设计流程，用于低功耗设计和高性能SI-closure :nPLQqXGQ  
 功能强大的前端数字设计流程，能够在更短的时间内设计出面积更小、速度更快、功耗更低，性能更高的芯片电路 9AGf4tuy  
 新的射频IC、系统IC、无线设计以及A/MS(模拟/混合信号)设计流程，能够更好地处理寄生(parasitics)效应，并加速多域验证的过程 7 z#Xf  
 在硅封装电路板上进行系统级互连优化，能够缩小IP电路的面积，并且降低封装成本，减少重新修改掩码的操作以及在投入产品设计领域所耗费的精力 I5$@1+B  
 基于小组的印制电路板设计技术，能够协调处理多种风格的设计输入样本，及对印制电路板的设计进行划分，从而缩短设计周期。此外还有模拟数千兆赫串行连接的技术，其最快处理速度可比SPICE高出1000倍 7Y?=ijXXx\  
“技术之旅”为客户提供了了解Cadence最新技术和方案的平台，此外，Cadence的专家还会与客户进行现场沟通。最重要的是，“技术之旅”为Cadence公司及其合作伙伴和客户提供了一个构筑合作关系网络的机会。欲了解本届巡回研讨会相关的更多信息，请参见http://www.cadence.com.cn/。

谢谢分享