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随着对更高密度、更高带宽和更低功耗的需求加速增长，许多 IC 设计和封装团队正在密切关注垂直堆叠多个芯片和小芯片。这种称为 3D-IC 的技术与传统的单芯片平面设计相比具有许多优势。一些人使用“超越摩尔定律”一词来描述这项新技术的潜力。通过堆叠芯片和使用先进的封装技术进行集成，使设计人员能够将更多功能塞进更小的外形尺寸中，同时提高性能并降低成本。3D-IC 架构可以将多个同构和异构芯片/小芯片（如逻辑、存储器、模拟和射频）集成到单个设计中。这为单片片上系统 （SoC） 集成提供了一种替代方案，可能会绕过设计人员希望在单个设计中放置的所有功能，从而绕过昂贵的新工艺节点迁移。凭借在模拟和数字实现、封装和 PCB 设计工具方面的全面产品，Cadence 在支持 3D-IC 革命和提供经济高效的 3D-IC 设计所需的功能方面具有独特的优势 介绍 深入了解 3D-IC 3D-IC 设计挑战和要求 提取和分析 测试设计 打造 3D-IC 生态系统 结论 介绍 3D-IC有望在网络、图形、AI/ML和高性能计算等领域产生广泛影响，特别是对于需要超高性能、低功耗设备的应用。具体应用领域包括多核 CPU、GPU、数据包缓冲区/路由器、智能手机和 AI/ML 应用。 虽然人们对这项新兴技术非常感兴趣，但它仍处于早期阶段。缺乏标准定义，供应链生态系统仍在不断变化，需要解决设计、分析、验证和测试挑战。本文简要概述了 3D-IC 技术，然后讨论了设计挑战、生态系统要求和所需的解决方案。虽然各种类型的多芯片封装已经存在多年，但本文重点介绍多个堆叠芯片的 3D 集成和封装。 从设计的角度来看，真正的 3D 集成可能需要进行一些重新装配。在架构分析、热分析、跨芯片布局、时序、测试和验证方面需要改进功能。此外，还需要新的系统级功能，如顶层规划和优化、芯片到芯片的信号完整性以及IC/封装协同设计。其中一些功能现已推出，可以从系统设计工具中加以利用。 归根结底，设计人员需要一种能够将所有必需功能聚合到一个设计平台中的解决方案。成功的 3D-IC 设计环境将预先捕获顶层设计意图，支持通过早期估计功耗/散热的抽象，并通过实现、提取、时序收敛、测试、分析和封装实现收敛。 深入了解 3D-IC 如今，SoC 将大量功能打包到单个硅芯片上。SoC 通常包括处理器、数字逻辑、存储器和模拟组件，以及嵌入式软件。许多 SoC 拥有数以亿计的门，并且正在推动千兆赫兹的速度。 也许当今 SoC 设计的最大担忧是不断上升的开发成本。据业界估计，5nm工艺节点的SoC硬件和软件开发可能超过5亿美元。此外，较长的开发周期会导致额外的成本。如果无法降低成本，则高级节点 SoC 可能仅适用于少数大批量应用。 此外，传统的单芯片 SoC 也存在一些固有的缺点。其一是所有组件都放置在同一工艺节点的同一芯片上，尽管先进工艺节点的模拟和射频设计可能极具挑战性。如果设计团队试图在高级工艺节点上实现模拟电路，则可能需要花费大量时间来开发和测试必要的IP模块，以及处理与工艺相关的问题，例如可变性和泄漏。 单芯片 SoC 面临的另一个挑战是混合信号集成和验证。将模拟和数字电路放置在很近的位置会导致许多问题。或者，敏感的模拟或嘈杂的数字元件可以放置在单独的IC中，但这需要在各个封装之间驱动信号，这会消耗功耗并降低性能。 最后，最先进的 SoC 设计正在达到可制造的物理尺寸限制（光罩尺寸）。当然，这些接近十字线极限尺寸的设备通常产量不是很好。 图 1：典型 SiP 图 2：典型 PoP 配置 单芯片 SoC 方法的一个长期替代方案是将多个裸芯片放入单个封装中。例如，这使得将 28nm 工艺用于模拟/射频电路，将 10nm 工艺用于数字逻辑成为可能。系统级封装 （SiP）（图 1）和多芯片模块 （MCM） 等术语都用于指代这些技术，其中多个芯片安装在用于将它们连接在一起的通用层压基板上。这些技术早在 1980 年代就已使用。 与 SoC 实现相比，SiP 方法具有多项优势，包括各种模拟、数字和存储器芯片都可以使用最适合该领域的技术工艺来实现。除了逻辑、存储器、模拟和射频功能外，现代 SiP 还可能包括微机电系统 （MEMS） 组件，例如天线或反射镜。 多年来不断发展的另一种封装选项是叠层封装 （PoP）（图 2），其中一种封装可以直接安装在另一个通过模制通孔连接的封装顶部。PoP 组件可能被归类为 3D 封装，但该解决方案无法提供真正 3D-IC 的性能、功耗、密度和外形尺寸。 最新发展的 3D 封装技术之一是具有硅通孔 （TSV） 的硅中介层，可提供从顶部金属层到背面金属层的直接连接。这些中介层在芯片和层压封装基板之间提供了另一个级别的封装集成，并提供了更精细的晶粒到晶粒互连。这样可以提高性能并降低功耗。这种技术通常被称为 2.5D-IC 设计。一些设计人员将这项技术归入3D-IC这一术语。与引线键合 SiP 相比，TSV 具有更低的 RLC 寄生效应、更好的性能、更多的节能和更密集的实现。与硅中介层方法相比，使用混合键合的垂直 3D 芯片堆栈可以提供更高的集成度、更小的外形尺寸和更快的设计周期（图 3）。本文主要讨论 3D 集成，尽管为 3D-IC 开发的设计方法非常适合 2.5-IC 硅中介层的设计。 图 3：典型的硅中介层设计（左）和 3D-IC 或 3D 集成示例（右） 与传统SoC相比，3D-IC的优势可以总结如下： 由于所有功能（包括模拟和存储器）都不需要转移到高级工艺节点，因此可以降低成本。 它更容易满足高互连速度和带宽要求，对于高级内存技术和 SerDes，这将达到 >200Gbps。 3D-IC可实现小型化，从而节省电路板和最终产品的空间。它们非常适合极其紧凑的移动设备。 3D-IC可以降低功耗，因为不再需要大型驱动器。3D 堆栈可以使用功耗更低的小型 I/O 驱动程序。此外，降低电阻-电感-电容 （RLC） 有助于降低功耗。 封装之间的互连减少了，从而实现了更快的性能和更好的功率分布。 由于模块化、“IP 重用”的潜力以及将模拟/射频留在更高工艺节点的能力，上市时间可以更快。 光子学或MEMS等新兴技术有可能集成到3D堆栈中。 3D-IC 设计挑战和要求 尽管目前有几种单点工具可用于设计 3D-IC，但每个设计团队都需要开发自己的方法来集成流程。这使得当今的 3D-IC 设计成为一项相当大的挑战。设计团队被迫花费更多时间编写脚本和为每个设计定制设计流程，而将更少的时间花在实际进行设计工作上。在此过程中做出了许多妥协。从单个 SoC 转向多芯片（let）架构时出现的四大挑战如下： 顶层/系统级异构设计聚合、规划和优化 跨数字、模拟和射频域对芯片、小芯片、封装和 PCB 进行协同设计和协同分析 早期版图前热分析 一个通用平台，将这些技术无缝集成在一起 让我们从顶层规划开始。在这里，它需要一种解决方案，允许跨领域设计团队将抽象的设计表示输入到单个视图中。该解决方案的最终目标是创建一个完全优化的网表，从芯片（let）到芯片（let）到封装，甚至到PCB。在签核期间，需要此网表来验证系统级设计的连接性。该数据库必须具有 3D 感知能力，并允许设计团队推导出最佳的 3D 芯片堆栈。设计的优化应基于早期的热和功率分析结果以及可布线性（缩短导线长度），并在理想情况下管理设计级别的时钟偏差。3D-IC架构通常需要基板减薄，导致整个3D堆栈的散热相对较差。这使得精确的热分析和签核成为设计流程中的关键步骤。 3D-IC的开发人员需要记住，任何电子产品都包括三个不同级别的互连——芯片、封装和电路板。首先设计芯片并将其“扔到墙上”给封装和电路板设计人员，不会导致设计收敛到最佳、经济高效的解决方案上。如本文前面所述，3D-IC设计是跨多个领域的共同工作。封装设计人员知道如何优化引脚分配以实现可布线性，但通常对 IC 的设计知之甚少。IC设计人员可以在芯片内部放置微凸块，但对这如何影响封装布局的了解有限。PCB设计人员必须将封装与电路板上的其他组件集成。3D-IC将需要过去单独工作的小组之间的密切合作和共同设计。理想的 3D-IC 设计平台必须支持跨所有设计领域的稳健协同设计。如果芯片、封装和电路板的设计不协调，互连将无法优化，并且需要额外的过孔来处理从一个点到另一个点的信号。因此，性能会降低，可能需要额外的电路板层，电路板和封装成本可能会上升。此外，如果没有协同设计，时序、功耗和信号完整性将无法得到优化。 图 4：系统级 3D 设计聚合、规划和优化 最后，理想的 3D-IC 设计平台应为最终用户提供单一驾驶舱设计体验。这意味着所有用于规划、协同设计、分析和签核的单点工具都应该能够直接从该设计平台进行设置和运行（图 4）。 提取和分析 提取和分析工具对于设计收敛至关重要。然而，现有的提取和分析工具需要针对 3D-IC 进行扩展。例如，这些工具必须考虑 TSV、微凸块和中介层布线的布局寄生效应。此外，分析工具必须具有 3D 感知能力。时序、信号完整性、功耗和热梯度必须跨多个芯片进行分析，并进入系统级设计。多芯片设计必须使用静态时序分析（STA）进行验证，并了解多个芯片与封装之间的相互作用。此外，由于转向多芯片（let）3D架构会大大增加时序关闭的角数，因此必须采用具有角减小功能的新型STA解决方案。 电磁干扰 （EMI） 可能是 3D-IC 关注的问题，因此对分析工具的潜在需求也随之增加。与单芯片封装相比，多芯片封装提供的屏蔽更少，因此排放物更有可能逸出。同样，多芯片（let）3D设计的无缝集成解决方案对于最终产品的成功至关重要。 物理验证对 3D 堆栈提出了新的问题。例如，设计规则检查 （DRC） 和布局与原理图 （LVS） 如何在整个系统级设计上运行？是否可以验证整个堆栈的时序？模具之间有串扰吗？ 最后，为了便于TSV连接，晶圆被减薄以实现3D-IC。这会导致应力并增加对热变化的敏感性。需要在一系列热变化中测试和检查CMP平面度，以确保晶圆不会翘曲、弯曲、开裂或断裂。（图5） 图 5：集成的完整分析套件 测试设计 测试给3D-IC带来了许多挑战，包括进入堆栈内的芯片，以及正确处理减薄的晶圆。值得庆幸的是，3D-IC测试出现了新兴标准。确保您用于 DFT 的工具符合所有最新标准。与传统的单晶粒IC测试一样，3D-IC测试必须在两个层面上考虑：晶圆测试（裸片）和封装测试（组装和封装后）。不同之处在于，3D-IC制造中还有更多的中间步骤，例如芯片堆叠和TSV键合。这为最终组装和封装前的晶圆测试提供了更多机会。 为了优化成本，需要晶圆测试。如果模具坏了，可以在放入包装之前将其扔掉。如果包级测试失败，则必须丢弃整个包。因此，晶圆测试是非常可取的，尤其是在产品生命周期的早期，而缺陷可能仍然相对较高。 由于三个原因，3D-IC的晶圆级测试可能具有挑战性。首先，一些探头技术无法处理TSV尖端的更细间距和尺寸，并且通常仅限于处理数百个探头，而TSV可能有几千个探头。其次，探针技术会留下擦印痕迹，这可能会导致下游粘接步骤出现问题。最后，晶圆测试需要创建一个已知良好的裸片（KGD）堆栈。要堆叠KGD，晶圆必须减薄约75%，以便TSV的尖端可以暴露出来。然而，由于薄型晶圆与晶圆探针接触，因此存在损坏晶圆的危险。 3D-IC还引入了新的芯片内部缺陷。这些可以通过新的制造步骤引入，例如晶圆减薄，或者通过将 TSV 的顶部粘合到另一个晶圆上。热效应是缺陷的另一个潜在来源，因为密集堆积的芯片可能会产生过多的热量。热机械应力是由堆叠中各种材料的不同热系数引起的。尽管制造步骤不同，但由此产生的故障（短路、开路、延迟缺陷）似乎与我们在传统IC中看到的相似。随着我们获得更多的经验数据，可能需要新的故障模型。 通过基于 TSV 的互连对缺陷进行建模是一个较新的领域。在TSV的制造或粘接过程中可能会引入缺陷。 幸运的是，通过TSV引入的缺陷可以映射到现有的故障模型，例如开路、短路、静态、延迟和桥接故障。但是，需要一种方法将 TSV 缺陷映射到已知的故障类型。 合理的 3D-IC 测试方法应包括 DFT 架构，该架构提供有效的方法来控制和观察芯片 I/O 中的单个芯片，同时提供不同的测试访问模式（例如用于 KGD 测试或已知良好的堆栈测试的模式）。传统的DFT架构方法和技术，如片上压缩、边界扫描、内存内置自检（MBIST）、减少引脚数测试以及用于高速测试的片上时钟，具有广泛的适用性，需要进行配置和优化，以满足3D可控性和可观察性目标。诀窍在于跨多个芯片智能分配DFT资源，以最大程度地减少面积开销，同时满足测试成本和出货产品质量的限制。 打造 3D-IC 生态系统 除非3D-IC能够以具有成本效益的方式设计和生产，并有足够的周转时间来满足市场窗口，否则3D-IC可能永远不会成为“主流”并走出IDM世界。这只有在强大且定义明确的供应链生态系统中才能实现，包括半导体设计公司、EDA 供应商、IP 供应商、代工厂以及外包半导体组装和测试 （OSAT） 提供商。在许多方面，OSAT可能比晶圆代工厂更具优势，基于他们过去在SiP设计方面的工作，来自全球多个晶圆代工厂的晶圆和基板已经被拉到一起。 晶圆代工厂需要继续建立设计规则，创建模型和库，并为 3D-IC 提供工艺设计套件 （PDK） 和参考流程。但是，他们可能需要通过开始提供装配设计套件 （ADK） 来扩展其角色，将覆盖范围扩展到 3D 集成之外并扩展到 3D 封装（图 6）。ADK 中的“A”代表装配，是使设计团队能够进入 3D-IC 世界的关键组成部分。装配规则通常基于拾取和放置设备，这些设备将自动组装 3D-IC 设计。ADK的其他组件包括系统级库和模型，以及用于对小芯片到小芯片接口进行电气验证的一致性测试套件。 图 6：ADK 的典型组件 结论 3D-IC代表了半导体行业的一大新趋势。它们在许多应用领域都具有引人注目的功耗、性能和外形优势，并且可以抑制 SoC 开发成本的不断上升。由于设计人员可以将来自不同工艺节点的芯片堆叠在一起，因此不再需要将所有系统组件（包括模拟和射频）移动到单个工艺节点。 虽然设计流程的挑战正在得到解决，但要使3D-IC被主流用户批量生产，还有很多工作要做。在系统级探索、3D 布局规划、实现、提取/分析、测试和 IC/封装协同设计等领域需要新功能。为了实现最佳、及时、经济高效的设计，3D-IC 流程将支持统一的设计意图、抽象以及与物理和制造数据的融合。需要出现一个定义明确的生态系统，包括晶圆代工厂、IP提供商、EDA供应商和OSAT，并提供设计套件和参考流程。 经济高效的 3D-IC 设计需要芯片、封装和电路板三个领域的协同设计。凭借在模拟和数字实现、封装和 PCB 设计工具方面的全面产品，Cadence 在支持 3D-IC 革命和提供经济高效的 3D-IC 设计所需的功能方面具有独特的优势。 E X#AJ>?V(
