当今IT产业的发展日新月异。对硬件设备的要求也越来越高，硬件设计师们面临如何设计高速高密度PCB的难题。
常言道，工欲善其事，必先利其器，这也是越来越多的设计师放弃低端的PCB设计工具，进而选择Cadence等公司提供的高性能PCB EDA软件的原因。但是这种变革必然会带来这样或那样的问题。由于接触和使用较早等原因，国内的Prote用户为数众多，他们在选择Cadence高速PCB解决方案的同时，都面临着如何将手头的Protul设计移植到Cadwe PCB设计软件中的问题。在这个过程当中碰到的问题大致可分为两种；一是设计不很复杂。谚b十师只想借助Cadenca CCT的强大自动布线功能完成布线工作；二是设计复杂，设计师需要借助信噪分析工具来对设计进行信噪仿真。设置线网的布线拓扑结构等工作。
对于第一种情况。要做的转化工作比较简单，可以使用Pro曲或h上一提供的Protul到CCT的转换工具来完成这一工作、对于第二种情况，要做的工作相对复杂一些。下面将这种转化的方法作一简单的介绍。Cadwe信噪分析工具的分析对象是Cadence All6ero的brd文件，而Allegro可以读入合乎其要求的第三方网表。Protel输出的eleds格式的网表满足Allesro对第三方网表的要求，这样就可以将Protel文件注入Allesro。这里有两点请读者注意。首先，Allesro第三方网表在＄PACKAGE段不允许有“”；其次，在Protel中，我们用施办＊叫o：川的形式表示总线，用施办＊＊的刘表示总线中的一根信号，Allegfo第三方网表中总线中的一根信号的表示形式为Bas NameX。读者可以通过直接修改Protel输出的Teleds网表的方法解决这些问题。 ?{ ~. }Vn
Allegro在注入第三方网表时还需要＄＃F类型器件的设备描述文件DeviCetxt文件。它的格式如下； `a8 &7 J(
Package；gkBge tyIXi PI)uBA;
Class Caatyy ,w,)n^
Plllcount；total pinnamber 6Z-[-0o+g
一 ^oEaE#I
其中常用的是PACKAGE，CLASS，PINCOUNT这几项O PACKAGEha了器件的封装，但Alleqro＄1ii入网表时会用网表中的PACKAGE项而忽略设备描述文件中的这一项。CLASS确定器件的类型。以便信噪分折。Cadffi将器件分为 ,]4.|A_[Rq
IC，IO。DISCRETE三类O PINCOUNT说明器件的管脚数目。对于大多数器件。eMtri文件中包含有这三项就足够了。有了第三方网表和设备描述文件。我们就可以将Protel中原理图设计以网表的形式代入到Cadence PCB设计软件中，接下来，设计师就可以借助CadChce PCB软件在高速高密度PCB设计方面的强大功能完成自己的设比 lgC^32y
如果已经在Protel作了PCB布局的工作，Allesro的SCflpt功能可以将pYOtCI中的布局在AlloptO中重现出来。在 f|,2u5
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Protel中。设计师可以输出一个Place＆PICk文件，这个文件中包含了每个器件的位置、旋转角度和放在PCB顶层还是底层等信息。可以通过这个文件很方便的生成一个M吨ro的scriPt文件，在Allegro中执行这个scriPt就能够重现Protel中的布局了。下面给出了完成Place＆PICk文件到AllesroScriP文件转化的C＋十代码。笔者使用这段代码，仅用了数分钟就将一个用户有800多个器件的PCB板布局在Allopro重现出来。
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