[技术文章]讨论蛇形走线绕等长的重要性 [复制链接]

1. Dk!;s8}*c  
   控制線長誤差在300mils以內的DDRII Addr\Cmd\Ctrl group (serpentine routing) (佳)
2. [4NJ]r M%  
   控制線長誤差在50mils以內的DDRII Data Group (serpentine routing) |D %m>M6  
   2.1 過度繞蛇線的例子 (差) p`jkyi  
   2.2 蛇線最佳化的例子 (佳)
3. "F(LTppy  
   完全不管線長差異的Addr\Cmd\Ctrl Group (走線要求as short as possible and straight forward) W)dQyZ>J  
   3.1 沒有VDDQ-GND de-coupling capacitor，且BGA下方的地，被相鄰的anti-pad (clearance hole)打破 (很差) |0A"3w  
   3.2 有VDDQ-GND de-coupling capacitor，且BGA下方被相鄰的anti-pad打破的地，用網線補起來(grid ground) (堪用)
4. 0UEEvD5  
   完全不管線長差異的Data Group (走線要求as short as possible and straight forward) (差)
5. 3[g%T2&[  
   Anti-pad補充說明  (筆者精心蒐集的參考資料)
6. 9Ij=~p]p  
   繞蛇線的幾個原則  (筆者精心蒐集的參考資料)
7. @_Ko<fKSX  
   3W or 2W rule for 50 Ohm transmission line
8. `.dX@<  
   問題與討論 #,0PLU3%  
   3W rule在四層板真的有這麼重要嗎?
9. TBN0uk  
   Reference

1. '~HCYE:5  
   控制線長誤差在300mils以內的DDRII Addr\Cmd\Ctrl group (serpentine routing)  

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本例其實不算是過嚴的length-matching routing，因為尚容許走線之間300mils的長度差。黃色是走線在layer 1與layer 4，但layer 4走線被layer 2 plane(綠色是GND net)遮住了所以看不到。

  

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以Designer\Nexxim模擬

模擬結果整個group total skew大約190ps (with Rs=22 ohm)，且可以看到走線分成兩群，波形SI較佳的是走在top layer沒有過孔換層的，波形SI較差且時間延遲較大的是走在bottom layer有一次過孔換層的。

Rs=22W，overshoot\undershoot沒有超標

1. /DG+8u  
   控制線長誤差在50mils以內的DDRII Data Group (serpentine routing)  

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2.1 Layout雖然滿足data group內的線長差異控制在50mils以內，但整個走線太長沒有最佳化，多繞了一些蛇線：   WgxGx`Y)  
      沒有開ODT，但有串連終端Rs=22W，模擬結果發現overshoot\undershoot過大，且眼圖很差；這是一個過度繞蛇線導致眼圖較差的實例

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2.2 修改後的layout同樣滿足data group內的線長差異在50mils以內，但整個走線有最佳化   4l/hh|3@  
       總線長縮短300mils，且線與線之間保持3W space，繞蛇線的程度較輕微，如下圖所示  

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沒有開ODT，但有串連終端Rs=22W，模擬結果發現眼圖有明顯改善

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   完全不管線長差異的Addr\Cmd\Ctrl Group (走線要求as short as possible and straight forward)  

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3.1 沒有VDDQ-GND de-coupling capacitor，且BGA下方的地，被相鄰的anti-pad (clearance hole)打破   Z)?i&y?  
下圖所示為一群DDRII的Addr\Cmd\Ctrl bus，且在主控IC的BGA正下方，可見一整排的via打破了內層plane，其中綠色是layer 2 ground plane，黃色走線在layer 1，另外layer 4也有走線，但被layer 2 plane遮住了所以看不到。

模擬結果整個group total skew大約800ps (Rs=22)，會這麼差並不是因為走線沒取等長造成的 ，主要是因為此例還沒有加de-coupling capacitor 0.1uF於VDDQ-GND之間 ，所以走線只要一換層(從top轉到bottom)，地迴路的連續性就被破壞了

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3.2 有VDDQ-GND de-coupling capacitor，且BGA下方被相鄰的anti-pad打破的地，用網線補起來(grid ground)  

模擬結果顯示，整個group total skew大約310ps (Rs=22)；這是因為增加了VDDQ-GND之間的0.1uF，減輕因為換層走線造成的地迴路不連續issue。

此例在anti-pad之間補細線的方式，一開始是透過PADS PCB layout tool施作，再由SIwave import .pcb轉出.siw的，在這轉換過程中，SIwave雖然視這些ground line為GND net，但在屬性上還是把它當trace而不是copper的一部份，而Ansoft處理trace與copper plane的方法是不同的，這可能會導致模擬結果有差異，無法完全呈現補grid ground後的ground plane performance

針對補grid ground這部份，我們在SIwave中用"Draw Rectangle"選擇"Merge"， 再重新補一次，如下圖所

若整個project有很多net=GND的trace要改成plane，選定net後，執行Tools\ Convert Traces To Planes

模擬結果顯示，整個group total skew一樣大約310ps (Rs=22)，但這次很明顯的看出走在layer 1的訊號是一群，走在layer 4的訊號是一群，後者delay與over-shoot\under-shoot都較大。這波形就很清楚的呈現了走線在top layer沒有過孔換層，與走線經過貫孔走bottom layer的差異就將近200ps了，剩下因為線長的差異所引起的timing skew其實只有數十ps。

只要減小PCB板厚(減輕via effect)，將可以很看到這兩群訊號SI特性較一致，且時序也接近的改善效果

Rs=22W，undershoot超出標準

模擬結果顯示，改Rs=33W，整個group total skew大約295ps

改Rs=33W，undershoot改善了

1. 完全不管線長差異的Data Group (走線要求as short as possible and straight forward)  

模擬結果跟section 2.1一樣都很差，沒有sec. 2.2來的好，主要的修改是走線拉直取最短，但這不是比sec. 2.2差的主因，變差的主因是沒有維持3W

　

高密度小BGA封裝的高速PCB設計，應盡量避免內層的plane(不管是power或ground plane)被相鄰的一整排anti-pad打破，形成破壞地迴路連續性的slot。改善方法是在anti-pad之間，在PCB製程可以確保良率的前提下，補細線成grid ground，這對SI\PI的改善非常顯著，且這種技巧因為在PCB內層施作，由外觀上不易識別出來，是板級設計技術差異的關鍵之一。

以DDRII-800 point-point routing的Addr\Cmd\Ctrl Group而言， 即使完全不繞蛇線也OK。而對Data group總線長1000mils以上，些微的蛇線做length-matching會好一點 ；若總線長可做在1000mils以內，即使完全不繞蛇線、不用ODT也OK；point-to-point的DDR routing，data group的走線可以縮到總線長600mils以內。

線越短、繞蛇線的部份越少越好；另外3W rule的影響在DDRII-800於四層板施作的影響較小，2W rule即可。如果打開ODT或伴地線則可以1W施作

　

1. Anti-pad補充說明  

1. 繞蛇線的幾個原則  

• 繞蛇線的間距 g.wp }fz  
  -- isolate space有些是寫15~20mils、有些是寫3W、有些是寫6H...這都對，但若考慮物理意義來說，應該以相對於堆疊高度的定義6H比較好

• 螺旋型蛇線效果較好 [1]

• 差動對繞蛇線的原則 n[~kcF  
  -- 繞線盡量集中在產生線長差異的那一端，主要是為了保有差動對可以抗CM noise的物理特性 (這點讀者可以想一下，很有意思的)

1. 3W or 2W rule for 50 Ohm transmission line  

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以一條線寬5mils，特性阻抗為50歐姆的microstrip為例，模擬不同線間距的far-end cross-talk，得到下表數據：2W get -2.2%，3W get -1.5% (負表示電壓波形下陷)

1. 問題與討論  

3W rule在四層板真的有這麼重要嗎?看也些板子只留1W，DDRII-666或DDRII-800也可以跑的動呀?

Ans：筆者這裡所強調的是較理想的作法，依此建議可以輕易做到不開ODT(省電,省熱耗)而跑到DDRII-800，但您如果用1W走線，可能就要犧牲量產時對各家DDRII的window餘量，甚至要打開ODT才可以

1. Reference  

[1] Wei-Da Guo, "Comparisons Between Serpentine and Flat Spiral Delay Lines on Transient Reflection/Transmission Waveforms and Eye Diagrams," IEEE Trans. Microw. Theory Tech., vol. 54, no. 4, pp.1379-1387, Apr. 2006.

[2] Michael J. Degerstrom, "Practical Design Considerations for Dense, High-Speed, Differential Stripline PCB Routing Related to Bends, Meanders and Jog-outs," p.27-36, DesignCon2014.