m)]|mYjju
xk3)#*
@Y<fj^]k
P@x@5uC2
,b?G]WQrHs
tK
`A_hC
一、wire(组合逻辑) t~.^92]s|
1.wire用来连接模块实例化的输入和输出端口; WI.+9$1:P
2.wire用作实际模块声明中输入和输出; s@Loax6@B
3.wire 元素必须由某些东西驱动,并且在没有被驱动的情况下,无法存储值; s.XxYXR\
4.wire 元素必须由某些东西驱动,并且在没有被驱动的情况下,无法存储值; ylDfr){
5.wire元素是assign语句左侧唯一的合法类型; j^eMi
6.wire 元素是在基于Verilog的设计中连接两片的无状态方式; wM#l`I
7.wire 元素是在基于Verilog的设计中连接两片的无状态方式; _Y$v=!fY&
// wire 的一些正确使用 wire A,B,C,D,E ; //1-bit wide wire [8:0] Wide; //9-bit assign A= B & C; always @(B or C) begin I=B | C; end mymodule mymodule_instance(.In(D),Out(E)); 88 ca
+;Gvp=hk
二、reg(组合和时序逻辑) i8DYC=r
1.reg可以连接到模块实例化的输入端口; 7HL23Vrk
2.reg 不能连接到模块实例化的输出端口; 1_StgFu u
3.reg 可以用作实际模块声明中的输出; xK4E+^ b
4.reg 不能 用作实际模块声明中的输入; jpOcug`f
5.reg是always 模块中 = 或者 <= 左侧的唯一正确类型; JeAyT48!M
6.reg是initial模块中 = 左侧唯一的合法类型; 3$BO=hI/-
7.reg**不能用在assign的左边**; 4VkJtu5
8.reg 当与always @(posedge Clock)块结合使用时,reg可用于创建寄存器。 Zm(}~C29
//reg一些合法使用 wire A,B; reg I,J,K; // 1-bitreg [8:0] Wide; // 9-bitalways @(A or B) begin I=A | B; // using a reg as the left - hand side of an always initial begin // using a reg in an initial block J=1'b1; #1 J=1'b0;end always @(posedge Clock) begin// using a reg to create a positive -edge - triggered register K<=I;end VTi;y{
buWF6LFC
三、wire 和 reg 何时可以互换 +eop4 |Z
1.两者都可以出现在assign语句和 always 模块中=或<=的右侧; \lyHQ-gWhc
2.两者都可以连接到模块实例的输入端口; |HPb$#i
L Z3=K`gj
pBn;: