altera ,xilinx,lattice 的器件都用,但是三家的自带软件(quartus/ise/ispLevel)都不熟悉, V?yQm4
因为我用的是深度定制化的方案: $yU}56(z~
1.1 . 0yBI=QI
synopsys DC做综合, 8aHE=x/TL
1.2. >!Y#2]@}o
nc做仿真 W2-l_{
1.3. eb}XooX
连IO口都已经在RTLverilog 中指定了用哪种IO单元和IO口编号, - s'W^(
1.4 1E!.E=Y?M
最后netlist扔回quartus/ise/ispLevel中生成编程文件 *MfH\X379
1.5 whe%o
openOCD烧录。 c]1AM)xo
2.1 dY.X/f
2V;{@k
整个流程基本都在linux环境。 e~*tQ4
2.2 NApy(e5%
ise/ispLevel在linux中跑得不好,得开一下虚拟机用win来跑一下。 7)}_'p
2.3 vK/`or3U
新版本的DC已经不支持fpga,把DC也定制化一下。 D]fgBW-
3.1 ;uc3_J]
OR+_s @Yg
在NC下,跑的都是gate级仿真。 WU=EJY}#n
3.2 id+EBVHAd
testbench直接判断结果。 l#]#_
3.3 s\~j,$Mm2
找问题,不看波形,看log。