Allegro设置及实用小技巧
一.在使用约束管理器进行设计时，发现如下问题：https://img-blog.csdnimg.cn/20190425223707619.jpg?x-oss-process=image/watermark,type_ZmFuZ3poZW5naGVpdGk,shadow_10,text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3NpbmF0XzMzNzE1NzA1,size_16,color_FFFFFF,t_70
如上图所示，发现match group群组内relative delay栏中的active和margin中均显示为黄色，达不到查看的目的。
进行如下设计即可，如下图所示：
https://img-blog.csdnimg.cn/2019042522372321.jpg?x-oss-process=image/watermark,type_ZmFuZ3poZW5naGVpdGk,shadow_10,text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3NpbmF0XzMzNzE1NzA1,size_16,color_FFFFFF,t_70
选择setup- >constraints->mode,进入analysis modes菜单，如下图所示：
https://img-blog.csdnimg.cn/20190425223741261.jpg?x-oss-process=image/watermark,type_ZmFuZ3poZW5naGVpdGk,shadow_10,text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3NpbmF0XzMzNzE1NzA1,size_16,color_FFFFFF,t_70
选择electrical modes然后选择all on即可，然后进行查看即可，如下图所示：
https://img-blog.csdnimg.cn/20190425223756369.jpg?x-oss-process=image/watermark,type_ZmFuZ3poZW5naGVpdGk,shadow_10,text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3NpbmF0XzMzNzE1NzA1,size_16,color_FFFFFF,t_70
或者在CM界面中直接进行如下操作也可以达到同样效果，即：
Anaylze->analysis modes
https://img-blog.csdnimg.cn/20190425223811696.jpg?x-oss-process=image/watermark,type_ZmFuZ3poZW5naGVpdGk,shadow_10,text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3NpbmF0XzMzNzE1NzA1,size_16,color_FFFFFF,t_70
二.在约束管理器中创建pin pair 后需要使用到其他ecset中，不然关闭后会丢失，这个细节需要记住。
三.在进行PCB设计时经常会出现一些比较稀奇的DRC报错，其中较多的是phycial mode中的错误：
https://img-blog.csdnimg.cn/20190425223823436.jpg?x-oss-process=image/watermark,type_ZmFuZ3poZW5naGVpdGk,shadow_10,text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3NpbmF0XzMzNzE1NzA1,size_16,color_FFFFFF,t_70
其中min neck width和max neck length含义如下：
在一些场合设计中，如LQF，QFN，LGA，BGA等封装场合，我们常常会在引脚的接口处附近将较宽的线变为和IC引脚差不读的宽度进行连接。这在DXP软件中，当然不会有什么问题；在高速时钟走线场合也是比较不允许的，毕竟这将导致信号的不完整性，线宽的突变，将导致阻抗的突变，高速时钟信号，非常容易地就产生了信号反射。但是这里主要讲的还是在普通信号的走线，比如开关量，ADC模拟量，电源线，这一些线都会走的比较宽，而且在整个板子的设计中，都会以较宽的走线为准，就只会在IC的附近进行一次线宽的转化。
https://img-blog.csdnimg.cn/20190425223837954.jpg?x-oss-process=image/watermark,type_ZmFuZ3poZW5naGVpdGk,shadow_10,text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3NpbmF0XzMzNzE1NzA1,size_16,color_FFFFFF,t_70
所以对于那种场合，怎么样的规则设置才是合理的？首先是“line width”这个的最小值应该就是整个板子使用最多的线宽，这样设置的好处就是，每次你快捷打开布线命令时，软件就会自动帮你选择最小线宽，如此一来就不会每次需要更换线宽，也不容易粗心导致板子线宽不统一。最大值则是比较随意了，最大线宽常根据自己板子的密集度自行调整。其次，就是“neck length”，这是本文记录的重点。在前面已经说整体的最小线宽已经确定为板子最常使用的线宽，那么当你走线到IC的引脚处，进行线宽的变换，不就是破坏规则了？如下图。所以这时候就是这个规则起作用了。这个规则可以理解为破坏最小规则之后的走线长度,这个长度就是给你缓冲变换的长度，只要设置这个长度的最小值为0，最大值为变换点到引脚的距离，那么规则报警就不会出现了。
https://img-blog.csdnimg.cn/20190425223910259.jpg
所以这两个规则的合理设置，就可以在布线的时候带来方便，而且不用频繁的去更改线宽规则，这在BGA的扇出走线，进行线宽变换应该也是可行的，设定一个区域规则，进入该区域进行自动线宽变换，而区域界线到引脚的距离就是neck长度的最大值。这个neck的设置可以比较容易的避免自己在PCB中出现多种线宽，毕竟走线中难免忘记切换线宽就直接走线，最后因为6mil和10mil没注意分辨出来，导致线宽不统一。
Min bb via stagger最好将其关掉。
pad-pad direct connect允许pad之间连接。
四.出GERBER文件时，将format设置为3.5格式。采用英制时整数部分为3（1inch =1000mil）,小数部分采用5位。
五.出gerber时，使用手动添加层次文件夹，并同步选择所有相关的subclass，这样提高工作效率。
六.在盲埋孔设计时需要使用到对应的过孔，过孔设定步骤如下：
首先创建一个双面板通孔，需包含缺省层；
最后直接使用通孔，选择相关起始层到截止层来直接创建对应合适过孔即可。
注意：在设计过程中，一定要选择正确的起始层和截止层，不然会出错。 谢谢分享 还是allegro规则设置项目比较细，同时也比较难上手 学习一下！
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