对DDR内存走线的等长控制的理解与疑问~~
在做一个带DDR2芯片的ARM芯片核心板设计，对DDR的数据等长控制概念有点模糊不清，在此向各位高手请教，请大侠们帮忙释疑。问题1：对于DDR芯片的数据组，DATA、DQS、CLK和DM这一组作为走线等长控制，ADDR线也要做地址组走线等长控制，这是比较清晰的。但是对于其他例如CS、WE、CKE...等等控制类信号，走线是否需等长处理？如果要等长的话，以DATA组还是ADDR组的长度做控制？
问题2：对于如下图这样的芯片布局，用那种DDR走线拓结构来走线比较理想？请大侠们指导指导。
对了，还有一个地方要请教：
问题3：很多资料介绍DDR2的走线长度不要超过2英寸，如果部分控制走线超过了2英寸，是否要做什么处理？ 看来无高手肯出手指点啊~~ 现在回复的话，不知道还有没有人看。 我看楼主上次登录已经是半年前，估计楼主是不会来看了，不过还是把我的经验贴出来，供后来者参考参考。
问题1：
数据线等长有4组：第1组DQ0~DQ7、DM0、DQS0，第2组DQ8~DQ15、DM1、DQS1，第3组DQ16~DQ23、DM2、DQS2，第4组DQ24~DQ31、DM3、DQS3，这4组组内等长，组间是否等长看具体要求。
地址线等长1组：A0~A15、CKP、CKN、BA0~2、CKE0、CASN、ODT、WEN、RASN、CSN0，即控制线与地址线等长。
问题2：
DDR的拓扑结构有几种，有点对点（point-to-point），菊花链（daisy-chain），星型（star），远端簇（far-end cluster），各种结构有各自的优缺点，就我的经验来说，多片DDR还是走菊花链结构的比较多。
问题3：
这个我不了解，还有待高手来给你解答。布局合理的话这类的问题可以在最大程度上避免。 楼主提的问题很好，6楼解答的挺详细。我是菜鸟，来学习的。感谢各位。。。受教了 6楼讲得好 6楼解答的不错
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