AD21设置 及 Cadence笔记
system-navigation
交互选择 变暗
交叉选择的对象 元器件
-design insight
取消勾选
data manager
-backup
15分钟自动保存
schematic
graphical
粘贴时重置元件位号
pcb editor
-general
禁用打开新/旧报告
光标类型 large 90
-board insight modes
上面四个钩都取消
-board insight color
实心覆盖
-DRC
实心覆盖
-Interactive routing
（取消）选择过孔/导线 move
元器件推挤 ignore
移动元器件时连带相应的导线一起移动 取消勾选
- defaults
via 24mils 12mils
-solder mask expansion
两个tented都勾选
polygon
5mil 4mil
pour over all same net
remove dead copper
Cadence
原理图中（DSN文件）：
1、页连接符 Place off-page，右键原理图：Annotate -Add Intersheet Reference
2、创建差分对：Tools - Create Differential Pair
3、添加bus总线：
4、封装管理：Ctrl+A选中所有元件，然后点鼠标右键-Property-Parts-PCB Footprint就可以修改了
5、DRC：PCB - Design Rules Check
6、导出网表 ：Tools - Create Netlist
7、导出BOM：Tools - Bill of Materials（\t就是一个tab）
- Item：序号而已，表示有几种元件
- Quantity：数量
- Reference：元件位号
- Part：电阻电容值、元件的具体型号等
- PCB Footprint：封装名称
PCB中（brd文件）：
1、导入网表：File - Import - Logic/Netlist
2、Setup
- Designer Parameter - Design - User units 中可以设置单位是mil还是mm。
- Cross section中可以选择层叠。
- Grids 格点间距。
3、PCB边框：在板框层画线或者file - imoort - DXF；然后 Edit - zcopy - options - Route Keepin - Contract（内缩）- Offset 20mil，在距离边框20mil的地方布线
4、放置元器件： Place - Manually手动一个一个放（可以分屏交互式放置）；Place - Quickplace可以place all components
5、设置规则并驱动（创建新规则时，注意PCB中命令行应该是ide状态，即不进行任何操作）：cmgr（Setup - Constraints - Constraints Manager）
* 设置规则：Physical/Spacing Constraint Set
- Electrial：电气规则
- Physical：走线规则
Line width：线宽；
Neck 走线部分长度变细（需要时，应在走线时点击鼠标右键 - Neck mode）；
Differential Pair 差分对（新建一个专门的差分规则，然后设置线宽和间距）
Vias 过孔
- Spacing：间距规则
Line To：走线到xx的间距
Thru Pin：通孔引脚
SMD Pin：贴片引脚
Thru Via：通孔过孔
…
* 规则驱动：
Net - Reference Physical/Spacing CSet中选择各个网络要服从哪种限制
* Region 区域规则
在设置规则的那一步里设置好规则；然后在这里 右键 - Create - region添加区域，回到PCB界面选择 Shape画一个框在Options - Constraint Region 层，选中区域规则就可以了
6、Class添加与颜色分配：cmgr中Net，选中 要分配的网络名称，右键 - Create - Class；
Display - Assign color 给 Nets 或者 Symbols分配颜色 （setup - user preferences - Display - Highlight中把 display_nohilitefront取消，可以显示不同样式，但一般不搞这么花里胡哨的东西）
7、蛇形线等长规则添加与设置（3种方法）
Route Tune用来拉蛇形线
* 直接等长：（该方法中间不连接任何串阻、电容、测试点等）
Setup - Constraints - Constraint Manager - Electrical - Net - Routing - Relative Propagation Delay - 选中网络然后右键 Create - Match Group；
set target可以把某条线的长度设置为基准
右键可以Analyze；在Analyze - Analysis Mode中把Relative propagation delay点成on、下面的pin delay打上✔️
* 通过模型添加:（也适用于中间有串阻）
首先要在 File - Change Editor中 Allegro PCB Editor 选中 high speed
然后在cmgr - Electrical - Net - Relative Propagation Delay 中右键网络 - SigXplorer - Set - Constraints - Rel Prop Delay；
在 Rule nane中自己定义名字、From To点选、Scope选Global、Delta Type选 Length、Delta写0、Tolerance写误差长度；然后add apply ok
如果中间有串阻，则需要创建XNET，把串阻两边的网络识别为同一网络：
Analyze - Model Assigment（它说has no VOLTAGE property不用管，直接ok），选中器件 Create Model - Create ESpiceDevice model - ok - value随便填个22（仿真时才需要具体计较这个值）
再重新到SigXplorer去设置就好了
* 通过pin pair：（pin脚到pin脚，但也得经过模型法那一大堆步骤）
Create - Pin Pair，pin pair选取
8、添加过孔
9、DRC：Display - Status；Setup - Constraint - modes中可以设置具体规则开启或关闭
10、导出gerber与坐标文件：
Find中：
- Shapes：板框、铜皮
各个层的含义：
1、Package Geometry
- *assembly top/bottom 装配层（可理解为元件坐标文件）
- *silkscreen 丝印层（元件边框）
- *Place_Bound_Top/Bottom 元件边框(元件碰撞)
2、Ref Des
- *silkscreen 丝印层位号 #REF
- *assembly top 装配层位号
3、Component Value
- ^silkscreen 丝印层value值
4、Board Geometry
- Design_Outline PCB板框
5、Route Keepout 禁布区
Route Keepin 可布线区
6、菜单栏Setup-Areas-Package Height 元件高度信息
padstack（平面/立体贯穿焊盘）
SolderMask_Top/Bottom（防焊开窗层）；
Pad_top /bottom（顶/底层焊盘）；
Thermal Relief（散热焊盘，可以理解为中间层敷铜时，连接该通孔时，孔与敷铜通过十字连接/十字开孔（主要看是正片还是负片）连接；
Anti pad （反焊盘，可以理解为：中间层敷铜时不连接该通孔时，孔与敷铜之间的安全距离）
Components - Dev type -Silkscreen_Top
丝印 线宽6mil，字符高度35mil，宽30mil，是最小尺寸且保持清楚
画封装：
library builder
焊盘、丝印是必须的；装配层、边框层最好画上；
setup-user preferences-paths-library选择库的路径： dev path, pad path, psm path
C102 1nF
C103 10nF 0402
C104 0.1uF 100nF 0402
C105 1uF 0603
4.7uf 0603
10uf 1206, 0805, 0603
22uf 1206, 0805, 0603
47uf 钽电容 1206, 0805 2023年6月8日打卡
