日志
原理图规范
[color=#121212]
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[color=#121212]转载自：[url]https://zhuanlan.zhihu.com/p/132673944[/url][/color]
[color=#121212]
[/color]
[color=#121212]原理图是硬件设计的基础，为了原理图规范、清晰、准确、易读，特对原理图的结构、字体、元件、注释等作出规范（不涉及具体电路设计）。[/color]
[color=#121212]OrCAD Capture CIS是Cadence旗下一款强大且方便易用的原理图工具，本文基于其成熟版本16.6对原理图设计规范进行说明，并在附件中提供了原理图模板文件TEMPLATE.DSN，以及原理图设计实例文件TV_1V0_SCH_1V1.DSN，以供设计时参考。[/color]
[color=#121212]1、原理图dsn文件命名[/color]
[color=#121212]项目名称_SCH+原理图版本[/color]
[color=#121212]示例：[/color]
[color=#121212]TV_1V0_SCH_1V1[/color]
[color=#121212]TV_1V0为项目名称，1V0为项目版本，1V1为原理图版本。[/color]
[color=#121212]因dsn文件名不允许包含“.”，故版本号1.0则定义为1V0。[/color]
[color=#121212]当原理图更新时，需要升级原理图版本号，不涉及PCB的改动则升级小数点后的数字，如1V0升级为1V1，设计PCB的改动则升级小数点前的数字，如1V0升级为2V0。[/color]
[color=#121212]2、原理图工具使用[/color]
[color=#121212]2.1 原理图工具[/color]
[color=#121212]原理图采用Cadence 16.6 OrCAD Capture CIS绘制，软件版本信息如下图所示。[/color]
[color=#121212]因用到了CIS元件库，故必须使用OrCAD Capture CIS，而不能使用OrCAD Capture。[/color]
[img]https://pic1.zhimg.com/80/v2-c97b77fc467fac186455e785dabfc12f_720w.jpg[/img][color=#121212]2.2 OrCAD Capture CIS的配置[/color]
[color=#121212]2.2.1 Options》Design Template（设计模板）配置更改如下，其余均按软件默认设置。[/color]
[color=#121212]当新建Design时，软件会按照配置的内容自动填充。[/color]
[color=#121212]2.2.1.1 Title Block[/color]
[color=#121212]Organization Name填写公司名称[/color]
[color=#121212]Document Number填写项目名称[/color]
[color=#121212]Revision填写原理图版本[/color]
[color=#121212]Symbol》Library Name选择CAPSYM.OLB[/color]
[color=#121212]Symbol》Title Block Name选择CAPSYM库中的TitleBlock1[/color]
[img]https://picb.zhimg.com/80/v2-7b4dc55c68e22066a238f9f0ba824a67_720w.jpg[/img][color=#121212]2.2.1.2 Page Size选择Inches B，以便在A4纸上打印。[/color]
[color=#121212]3、框架[/color]
[color=#121212]此节说明原理图的组成，具体可参考附件的Template.dsn。[/color]
[color=#121212]3.1 封面[/color]
[color=#121212]第1页是封面，包括项目名称、修改历史、以及整个原理图的页面列表。[/color]
[color=#121212]对于每一次更新版本，均应在修改历史中给出具体的修改内容，并附带修改原因。[/color]
[color=#121212]3.2 系统框图和电源分配图[/color]
[color=#121212]第2页系统框图应画出系统各个模块及连接关系，电源分配图则给出电源从输入到输出各种电压的分配图（建议标出各路电源的最大电流值）。[/color]
[color=#121212]3.3 其他的说明信息及实际电路图[/color]
[color=#121212]如需说明其他信息，如GPIO的配置表，则可以放在第3页，如无则第3页开始为实际电路图。[/color]
[color=#121212]4、页面[/color]
[color=#121212]页面应简洁，页面对象如元件之间的间隔、各网络连线等应以简洁为原则，禁止元件重叠、连线混乱。整个原理图中，不允许有空页面，如有应删除。[/color]
[color=#121212]4.1页面的命名：页码_页面Title[/color]
[color=#121212]如果原理图页数少于10页，则页码可以从1至9，否则页码必须从01开始，OrCAD软件按照页码自动对页面进行排序。[/color]
[color=#121212]示例：01_Cover[/color]
[color=#121212]4.2 页面对象[/color]
[color=#121212]页面对象指页面中的元件、连线、网络等。[/color]
[color=#121212]4.2.1 元件原理图封装[/color]
[color=#121212]常用元件封装如电阻、电容等，建议按照标准的画法，具体的可参考OrCAD软件自带的库（默认库文件位置：C:\Cadence\Cadence_SPB_16.6-2015\tools\capture\library）。如果是特殊的元件，可参考厂家的规格书。[/color]
[color=#121212]元件引脚建议按功能分类画在一起，如电源、控制、数据等，而不是按照引脚的序号。输入引脚放在元件的左边，输出引脚放在元件的右边，电源引脚在上方，地引脚在下方。如果元件的引脚较多，建议分成多个part，按字母A、B、C等编号。引脚应和PCB封装一一对应。[/color]
[color=#121212]引脚命名应能表征其功能，可参考元件规格书，名称字母均大写，如果是低有效，则加后缀“#”，如Reset#。[/color]
[color=#121212]创建元件原理图封装时，为了DRC检查，需要设置引脚pin的TYPE，各TYPE的解释如下图，电源和地pin脚的TYPE设置为passive，不可按OrCAD软件的推荐设置为Power。如果设置为Power，则电源的pin名称同时也是全局域的网络名称，各元件之间的电源和地网络很容易混乱。[/color]
[img]https://pic2.zhimg.com/80/v2-df641c0eaf62872df916a07b0c1961c8_720w.jpg[/img][color=#121212]4.2.2 元件参数[/color]
[color=#121212]元件有很多参数，原理图上应标注出元件的重要参数，便于理解原理图。[/color]
[color=#121212]元件值Value应选一个最基本的参数（如电阻选阻值），且均标注在原理图上。如果此元件不上件（空贴），Value应设置为NC，此元件同时应添加属性“BOM_IGNORE”=”TRUE”，这样制作BOM时，软件会自动排除此元件。[/color]
[color=#121212]元件的其余的重要参数也应在原理图上显示，如大电容的耐压、大电感的额定电流等。[/color]
[color=#121212]对于阻容感等的PCB封装，选一个元件数最多的封装为默认封装如0402不标注，其余封装如0603、0805等均应在元件旁标注封装名。[/color]
[color=#121212]对于元件参数显示的更改，如需要把所有0603封装的电容，在原理图上显示封装0603和耐压，可把0603电容所用的原理图封装Part的封装和耐压Display属性改为Visible（如下图）。[/color]
[img]https://pic1.zhimg.com/80/v2-b80cbd3974b275c3ec1199fd7cdd5b83_720w.jpg[/img][color=#121212]4.2.3 元件位号[/color]
[color=#121212]位号包含前缀和数字序号，各元件的前缀请参考下表，表中未列出的元件按习惯指定前缀，或根据其英文名缩写来确定。数字序号如果是全新项目，建议按递增编号，如R1 R2 R3等，如果是改版项目，或者需要和参考设计保持一致（如考虑PCB复用），则应保留原来的编号，只有新增的元件才重新按递增编号。[/color]
[img]https://pic3.zhimg.com/80/v2-718fc3e90751e544a53cc7228dccab81_720w.jpg[/img][color=#121212]4.4 元件之间的连接[/color]
[color=#121212]同页之间用导线（wire）、总线（Bus）和网络名（net alias）连接。尽量把属于同一电路的元件放在同一页，两个元件不能直接连接，中间必须有连线，同时连线尽量避免交叉（避免歧义）。如果某个元件的引脚无连接，则在此引脚上需要添加“X”，以表明此Pin悬空，如下图所示。[/color]
[img]https://pic1.zhimg.com/80/v2-1504ef4377fe3243f5c5da948d0244f5_720w.jpg[/img][color=#121212]不同页之间用跨页连接符（off-page connector）连接。跨页连接符旁边需标注起交叉引用页码，如果需要更新，需先删除原标注的页码，再重新标注。具体操作步骤为，在工程管理窗口选择原理图文件（.dsn），再点击菜单Tools》Annotate，出现如下图对话框，删除操作选择“Action》Delete intersheeet References”，重新标注选择“Action》Add intersheeet References”。[/color]
[img]https://picb.zhimg.com/80/v2-d5dc504696fe16d7e6d9052b7aeeedbc_720w.jpg[/img][color=#121212]4.5 网络命名[/color]
[color=#121212]网络名称均用大写字母和数字，各单词之间用“_”连接，名称应体现信号的功能、参数等，如5G_TX0。如果是此网络是低有效，建议加后缀”_n”，如RESET_n。[/color]
[color=#121212]4.6 注释[/color]
[color=#121212]注释指用文字等对电路进行说明，如对电路Layout的说明，模块功能的说明等。[/color]
[color=#121212]注释文字应准确、简洁，避免歧义。如果用图形则需要区分正常的元件和注释添加的图形，如注释图形加一虚线框。[/color]
[color=#121212]另同一页中可能出现多个小功能模块，为了分割这些模块，建议用虚线分割。[/color]
[color=#121212]5、DRC[/color]
[color=#121212]DRC（Design Rules Check）是按照ERC Matrix设定的规则来对原理图进行检查，比如单网络、两个输出引脚连在一起。要求DRC报告中无错误项，警告项需逐个确认对电路无影响。[/color]
[color=#121212]具体操作为，在工程管理窗口选择原理图文件（.dsn），再点击菜单Tools》Design Rules Check…，弹出DRC对话框，按下图设置，确定并运行DRC，最后查看DRC报告。[/color]
[img]https://pic2.zhimg.com/80/v2-3bc0ffebcdef816dfa3f49b97a0e5da9_720w.jpg[/img][img]https://pic4.zhimg.com/80/v2-46e7fc17dd8c6e4cef632f0ca5661d03_720w.jpg[/img][img]https://pic4.zhimg.com/80/v2-5decd3cf4478eb8a9f2f6f0c3d02401b_720w.jpg[/img][color=#121212]6、网表[/color]
[color=#121212]网表文件标注了各元件的封装、各网络的连接关系，PCB根据网表调入元件的封装，并定义各元件Pin脚之间的连接。导出网表的过程中，软件会自动检查原理图，如封装、pin和网络，应保证网表导出无错误提示，对于警告也应逐一确认。[/color]
[color=#121212]对于PCB工程师来说，有网表即可画PCB，如有dsn原理图文件则更加方便，但会有泄密的风险，对于公司内部，可以给原理图dsn文件，对于公司外部，如果担心，则应只给网表以及PDF格式的原理图文件。[/color]
[color=#121212]不同的PCB工具，网表的格式不同，应按照PCB工具导出正确的网表。公司常用的PCB工具有两个 Cadence Allegro 16.6和PADS9.5。[/color]
[color=#121212]Cadence Allegro 16.6网表导出步骤为，在工程管理窗口选择原理图文件（.dsn），再点击菜单Tools》Create Netlist弹出对话框，按下图设置，点击确定，即在dsn文件同目录下生成网表文件。[/color]
[img]https://picb.zhimg.com/80/v2-bf31c8d5aab377922b04a889ef676c90_720w.jpg[/img][color=#121212]PADS 9.5导出网表步骤和Allegro类似，但按下图设置。[/color]
[img]https://picb.zhimg.com/80/v2-d3929e2902fcf07bd6ac2f3ffcfb3b36_720w.jpg[/img][color=#121212]7、BOM[/color]
[color=#121212]BOM（Bill of Materials）为元器件清单，对于元器件的选择应遵循如下原则:[/color]
[color=#121212]1) 普遍性原则：所选的元器件要被广泛使用验证过的，尽量少使用冷偏芯片；[/color]
[color=#121212]2) 高性价比原则：在功能、性能、使用率都相近的情况下，尽量选择价格比较好的元器件，减少成本；[/color]
[color=#121212]3) 采购方便原则：尽量选择容易买到，供货周期短的元器件；[/color]
[color=#121212]4) 持续发展原则：尽量选择在可预见的时间内不会停产的元器件；[/color]
[color=#121212]5) 可替代原则：尽量选择pin to pin兼容种类比较多的元器件；[/color]
[color=#121212]6) 向上兼容原则：尽量选择以前老产品用过的元器件；[/color]
[color=#121212]7) 资源节约原则：尽量用上元器件的全部功能和管脚。[/color]
[color=#121212]对于空贴的器件（Value=NC），应添加属性“BOM_IGNORE”=”TRUE”，否则其仍然会出现在BOM中。[/color]
[color=#121212]BOM导出应无错误提示，对于警告也应逐一确认。对于导出的BOM应检查，如元件型号、封装和描述是否正确、元件是否有遗漏等，另外对于物料应尽量统一，减少物料的种类，便于采购和物料管理，如1K 5%的电阻有两种封装0201和0402，则可以统一成同一封装。[/color]
[color=#121212]具体步骤为，在工程管理窗口选择原理图文件（.dsn），再点击菜单Reports》Bill of Materials》Standard，按下图设置，BOM导出为Excel文件，再按照公司BOM模板整理。[/color]
[color=#121212]BOM命名为“项目名称“+“_原理图版本”+”_BOM版本“，如TV1.0_SCHV1.0_BOMV1.0.xls。[/color]
[img]https://pic1.zhimg.com/80/v2-fb50fe2f5f56cadab2fe5a541887937e_720w.jpg[/img][color=#121212]附件（请关注微信公众号“电子元件百科”，回复“原理图设计规范”获得下载链接。）：[/color]
[color=#121212]1、Template.dsn[/color]
[color=#121212]2、TV_1V0_SCH_1V1.DSN[/color]
[color=#121212]参考资料：[/color]
[color=#121212]1、CSDN 易安_草上帆 硬件原理图设计的若干规范[/color]
[color=#121212][url=https://link.zhihu.com/?target=https%3A//blog.csdn.net/qq_41919352/article/details/83475782][backcolor= transparent][color=transparent][font=a]https://[/font][/color][/backcolor]blog.csdn.net/qq_419193[backcolor= transparent][color=transparent][font=a]52/article/details/83475782[/font][/color][/backcolor][/url][/color]
[color=#121212]2、百度文库 原理图设计规范 [url=https://link.zhihu.com/?target=https%3A//wenku.baidu.com/view/3e4c5a400722192e4536f6c6.html][backcolor= transparent][color=transparent][font=a]https://[/font][/color][/backcolor]wenku.baidu.com/view/3e[backcolor= transparent][color=transparent][font=a]4c5a400722192e4536f6c6.html[/font][/color][/backcolor][/url][/color]
[color=#121212]3、Cadence OrCAD Capture User Guide[/color]
[color=#121212]位于Cadence安装目录内，默认路径：C:\Cadence\Cadence_SPB_16.6-2015\doc\cap_ug\cap_ug.pdf[/color]
[color=#121212]4、Cadence OrCAD CIS User Guide[/color]
[color=#121212]位于Cadence安装目录内，默认路径C:\Cadence\Cadence_SPB_16.6-2015\doc\cisug\cisug.pdf[/color]
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[color=#121212]转载自：[url]https://zhuanlan.zhihu.com/p/132673944[/url][/color]
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[color=#121212]原理图是硬件设计的基础，为了原理图规范、清晰、准确、易读，特对原理图的结构、字体、元件、注释等作出规范（不涉及具体电路设计）。[/color]
[color=#121212]OrCAD Capture CIS是Cadence旗下一款强大且方便易用的原理图工具，本文基于其成熟版本16.6对原理图设计规范进行说明，并在附件中提供了原理图模板文件TEMPLATE.DSN，以及原理图设计实例文件TV_1V0_SCH_1V1.DSN，以供设计时参考。[/color]
[color=#121212]1、原理图dsn文件命名[/color]
[color=#121212]项目名称_SCH+原理图版本[/color]
[color=#121212]示例：[/color]
[color=#121212]TV_1V0_SCH_1V1[/color]
[color=#121212]TV_1V0为项目名称，1V0为项目版本，1V1为原理图版本。[/color]
[color=#121212]因dsn文件名不允许包含“.”，故版本号1.0则定义为1V0。[/color]
[color=#121212]当原理图更新时，需要升级原理图版本号，不涉及PCB的改动则升级小数点后的数字，如1V0升级为1V1，设计PCB的改动则升级小数点前的数字，如1V0升级为2V0。[/color]
[color=#121212]2、原理图工具使用[/color]
[color=#121212]2.1 原理图工具[/color]
[color=#121212]原理图采用Cadence 16.6 OrCAD Capture CIS绘制，软件版本信息如下图所示。[/color]
[color=#121212]因用到了CIS元件库，故必须使用OrCAD Capture CIS，而不能使用OrCAD Capture。[/color]
[img]https://pic1.zhimg.com/80/v2-c97b77fc467fac186455e785dabfc12f_720w.jpg[/img][color=#121212]2.2 OrCAD Capture CIS的配置[/color]
[color=#121212]2.2.1 Options》Design Template（设计模板）配置更改如下，其余均按软件默认设置。[/color]
[color=#121212]当新建Design时，软件会按照配置的内容自动填充。[/color]
[color=#121212]2.2.1.1 Title Block[/color]
[color=#121212]Organization Name填写公司名称[/color]
[color=#121212]Document Number填写项目名称[/color]
[color=#121212]Revision填写原理图版本[/color]
[color=#121212]Symbol》Library Name选择CAPSYM.OLB[/color]
[color=#121212]Symbol》Title Block Name选择CAPSYM库中的TitleBlock1[/color]
[img]https://picb.zhimg.com/80/v2-7b4dc55c68e22066a238f9f0ba824a67_720w.jpg[/img][color=#121212]2.2.1.2 Page Size选择Inches B，以便在A4纸上打印。[/color]
[color=#121212]3、框架[/color]
[color=#121212]此节说明原理图的组成，具体可参考附件的Template.dsn。[/color]
[color=#121212]3.1 封面[/color]
[color=#121212]第1页是封面，包括项目名称、修改历史、以及整个原理图的页面列表。[/color]
[color=#121212]对于每一次更新版本，均应在修改历史中给出具体的修改内容，并附带修改原因。[/color]
[color=#121212]3.2 系统框图和电源分配图[/color]
[color=#121212]第2页系统框图应画出系统各个模块及连接关系，电源分配图则给出电源从输入到输出各种电压的分配图（建议标出各路电源的最大电流值）。[/color]
[color=#121212]3.3 其他的说明信息及实际电路图[/color]
[color=#121212]如需说明其他信息，如GPIO的配置表，则可以放在第3页，如无则第3页开始为实际电路图。[/color]
[color=#121212]4、页面[/color]
[color=#121212]页面应简洁，页面对象如元件之间的间隔、各网络连线等应以简洁为原则，禁止元件重叠、连线混乱。整个原理图中，不允许有空页面，如有应删除。[/color]
[color=#121212]4.1页面的命名：页码_页面Title[/color]
[color=#121212]如果原理图页数少于10页，则页码可以从1至9，否则页码必须从01开始，OrCAD软件按照页码自动对页面进行排序。[/color]
[color=#121212]示例：01_Cover[/color]
[color=#121212]4.2 页面对象[/color]
[color=#121212]页面对象指页面中的元件、连线、网络等。[/color]
[color=#121212]4.2.1 元件原理图封装[/color]
[color=#121212]常用元件封装如电阻、电容等，建议按照标准的画法，具体的可参考OrCAD软件自带的库（默认库文件位置：C:\Cadence\Cadence_SPB_16.6-2015\tools\capture\library）。如果是特殊的元件，可参考厂家的规格书。[/color]
[color=#121212]元件引脚建议按功能分类画在一起，如电源、控制、数据等，而不是按照引脚的序号。输入引脚放在元件的左边，输出引脚放在元件的右边，电源引脚在上方，地引脚在下方。如果元件的引脚较多，建议分成多个part，按字母A、B、C等编号。引脚应和PCB封装一一对应。[/color]
[color=#121212]引脚命名应能表征其功能，可参考元件规格书，名称字母均大写，如果是低有效，则加后缀“#”，如Reset#。[/color]
[color=#121212]创建元件原理图封装时，为了DRC检查，需要设置引脚pin的TYPE，各TYPE的解释如下图，电源和地pin脚的TYPE设置为passive，不可按OrCAD软件的推荐设置为Power。如果设置为Power，则电源的pin名称同时也是全局域的网络名称，各元件之间的电源和地网络很容易混乱。[/color]
[img]https://pic2.zhimg.com/80/v2-df641c0eaf62872df916a07b0c1961c8_720w.jpg[/img][color=#121212]4.2.2 元件参数[/color]
[color=#121212]元件有很多参数，原理图上应标注出元件的重要参数，便于理解原理图。[/color]
[color=#121212]元件值Value应选一个最基本的参数（如电阻选阻值），且均标注在原理图上。如果此元件不上件（空贴），Value应设置为NC，此元件同时应添加属性“BOM_IGNORE”=”TRUE”，这样制作BOM时，软件会自动排除此元件。[/color]
[color=#121212]元件的其余的重要参数也应在原理图上显示，如大电容的耐压、大电感的额定电流等。[/color]
[color=#121212]对于阻容感等的PCB封装，选一个元件数最多的封装为默认封装如0402不标注，其余封装如0603、0805等均应在元件旁标注封装名。[/color]
[color=#121212]对于元件参数显示的更改，如需要把所有0603封装的电容，在原理图上显示封装0603和耐压，可把0603电容所用的原理图封装Part的封装和耐压Display属性改为Visible（如下图）。[/color]
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[color=#121212]位号包含前缀和数字序号，各元件的前缀请参考下表，表中未列出的元件按习惯指定前缀，或根据其英文名缩写来确定。数字序号如果是全新项目，建议按递增编号，如R1 R2 R3等，如果是改版项目，或者需要和参考设计保持一致（如考虑PCB复用），则应保留原来的编号，只有新增的元件才重新按递增编号。[/color]
[img]https://pic3.zhimg.com/80/v2-718fc3e90751e544a53cc7228dccab81_720w.jpg[/img][color=#121212]4.4 元件之间的连接[/color]
[color=#121212]同页之间用导线（wire）、总线（Bus）和网络名（net alias）连接。尽量把属于同一电路的元件放在同一页，两个元件不能直接连接，中间必须有连线，同时连线尽量避免交叉（避免歧义）。如果某个元件的引脚无连接，则在此引脚上需要添加“X”，以表明此Pin悬空，如下图所示。[/color]
[img]https://pic1.zhimg.com/80/v2-1504ef4377fe3243f5c5da948d0244f5_720w.jpg[/img][color=#121212]不同页之间用跨页连接符（off-page connector）连接。跨页连接符旁边需标注起交叉引用页码，如果需要更新，需先删除原标注的页码，再重新标注。具体操作步骤为，在工程管理窗口选择原理图文件（.dsn），再点击菜单Tools》Annotate，出现如下图对话框，删除操作选择“Action》Delete intersheeet References”，重新标注选择“Action》Add intersheeet References”。[/color]
[img]https://picb.zhimg.com/80/v2-d5dc504696fe16d7e6d9052b7aeeedbc_720w.jpg[/img][color=#121212]4.5 网络命名[/color]
[color=#121212]网络名称均用大写字母和数字，各单词之间用“_”连接，名称应体现信号的功能、参数等，如5G_TX0。如果是此网络是低有效，建议加后缀”_n”，如RESET_n。[/color]
[color=#121212]4.6 注释[/color]
[color=#121212]注释指用文字等对电路进行说明，如对电路Layout的说明，模块功能的说明等。[/color]
[color=#121212]注释文字应准确、简洁，避免歧义。如果用图形则需要区分正常的元件和注释添加的图形，如注释图形加一虚线框。[/color]
[color=#121212]另同一页中可能出现多个小功能模块，为了分割这些模块，建议用虚线分割。[/color]
[color=#121212]5、DRC[/color]
[color=#121212]DRC（Design Rules Check）是按照ERC Matrix设定的规则来对原理图进行检查，比如单网络、两个输出引脚连在一起。要求DRC报告中无错误项，警告项需逐个确认对电路无影响。[/color]
[color=#121212]具体操作为，在工程管理窗口选择原理图文件（.dsn），再点击菜单Tools》Design Rules Check…，弹出DRC对话框，按下图设置，确定并运行DRC，最后查看DRC报告。[/color]
[img]https://pic2.zhimg.com/80/v2-3bc0ffebcdef816dfa3f49b97a0e5da9_720w.jpg[/img][img]https://pic4.zhimg.com/80/v2-46e7fc17dd8c6e4cef632f0ca5661d03_720w.jpg[/img][img]https://pic4.zhimg.com/80/v2-5decd3cf4478eb8a9f2f6f0c3d02401b_720w.jpg[/img][color=#121212]6、网表[/color]
[color=#121212]网表文件标注了各元件的封装、各网络的连接关系，PCB根据网表调入元件的封装，并定义各元件Pin脚之间的连接。导出网表的过程中，软件会自动检查原理图，如封装、pin和网络，应保证网表导出无错误提示，对于警告也应逐一确认。[/color]
[color=#121212]对于PCB工程师来说，有网表即可画PCB，如有dsn原理图文件则更加方便，但会有泄密的风险，对于公司内部，可以给原理图dsn文件，对于公司外部，如果担心，则应只给网表以及PDF格式的原理图文件。[/color]
[color=#121212]不同的PCB工具，网表的格式不同，应按照PCB工具导出正确的网表。公司常用的PCB工具有两个 Cadence Allegro 16.6和PADS9.5。[/color]
[color=#121212]Cadence Allegro 16.6网表导出步骤为，在工程管理窗口选择原理图文件（.dsn），再点击菜单Tools》Create Netlist弹出对话框，按下图设置，点击确定，即在dsn文件同目录下生成网表文件。[/color]
[img]https://picb.zhimg.com/80/v2-bf31c8d5aab377922b04a889ef676c90_720w.jpg[/img][color=#121212]PADS 9.5导出网表步骤和Allegro类似，但按下图设置。[/color]
[img]https://picb.zhimg.com/80/v2-d3929e2902fcf07bd6ac2f3ffcfb3b36_720w.jpg[/img][color=#121212]7、BOM[/color]
[color=#121212]BOM（Bill of Materials）为元器件清单，对于元器件的选择应遵循如下原则:[/color]
[color=#121212]1) 普遍性原则：所选的元器件要被广泛使用验证过的，尽量少使用冷偏芯片；[/color]
[color=#121212]2) 高性价比原则：在功能、性能、使用率都相近的情况下，尽量选择价格比较好的元器件，减少成本；[/color]
[color=#121212]3) 采购方便原则：尽量选择容易买到，供货周期短的元器件；[/color]
[color=#121212]4) 持续发展原则：尽量选择在可预见的时间内不会停产的元器件；[/color]
[color=#121212]5) 可替代原则：尽量选择pin to pin兼容种类比较多的元器件；[/color]
[color=#121212]6) 向上兼容原则：尽量选择以前老产品用过的元器件；[/color]
[color=#121212]7) 资源节约原则：尽量用上元器件的全部功能和管脚。[/color]
[color=#121212]对于空贴的器件（Value=NC），应添加属性“BOM_IGNORE”=”TRUE”，否则其仍然会出现在BOM中。[/color]
[color=#121212]BOM导出应无错误提示，对于警告也应逐一确认。对于导出的BOM应检查，如元件型号、封装和描述是否正确、元件是否有遗漏等，另外对于物料应尽量统一，减少物料的种类，便于采购和物料管理，如1K 5%的电阻有两种封装0201和0402，则可以统一成同一封装。[/color]
[color=#121212]具体步骤为，在工程管理窗口选择原理图文件（.dsn），再点击菜单Reports》Bill of Materials》Standard，按下图设置，BOM导出为Excel文件，再按照公司BOM模板整理。[/color]
[color=#121212]BOM命名为“项目名称“+“_原理图版本”+”_BOM版本“，如TV1.0_SCHV1.0_BOMV1.0.xls。[/color]
[img]https://pic1.zhimg.com/80/v2-fb50fe2f5f56cadab2fe5a541887937e_720w.jpg[/img][color=#121212]附件（请关注微信公众号“电子元件百科”，回复“原理图设计规范”获得下载链接。）：[/color]
[color=#121212]1、Template.dsn[/color]
[color=#121212]2、TV_1V0_SCH_1V1.DSN[/color]
[color=#121212]参考资料：[/color]
[color=#121212]1、CSDN 易安_草上帆 硬件原理图设计的若干规范[/color]
[color=#121212][url=https://link.zhihu.com/?target=https%3A//blog.csdn.net/qq_41919352/article/details/83475782][backcolor= transparent][color=transparent][font=a]https://[/font][/color][/backcolor]blog.csdn.net/qq_419193[backcolor= transparent][color=transparent][font=a]52/article/details/83475782[/font][/color][/backcolor][/url][/color]
[color=#121212]2、百度文库 原理图设计规范 [url=https://link.zhihu.com/?target=https%3A//wenku.baidu.com/view/3e4c5a400722192e4536f6c6.html][backcolor= transparent][color=transparent][font=a]https://[/font][/color][/backcolor]wenku.baidu.com/view/3e[backcolor= transparent][color=transparent][font=a]4c5a400722192e4536f6c6.html[/font][/color][/backcolor][/url][/color]
[color=#121212]3、Cadence OrCAD Capture User Guide[/color]
[color=#121212]位于Cadence安装目录内，默认路径：C:\Cadence\Cadence_SPB_16.6-2015\doc\cap_ug\cap_ug.pdf[/color]
[color=#121212]4、Cadence OrCAD CIS User Guide[/color]
[color=#121212]位于Cadence安装目录内，默认路径C:\Cadence\Cadence_SPB_16.6-2015\doc\cisug\cisug.pdf[/color]
