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USB layout规则
看usb是什么版本的，如果是2.0版本的，一般需要控制差分阻抗90欧姆，线宽/线距需要根据叠层结构在满足阻抗的情况下调整；如果是1.0版本，没什么特别要求，尽量近并等长就可以了（关键是等长）。
我的总结：
1、有很多人推荐的线宽和线距为10/10mil, 在USB1.0的情况下，可直接考虑用这个值；
2、下层最好有参考地平面；
3、对附近的其他信号走线的间距至少为50mils;
4、如果使用保护地，保护地不要大面积覆铜，一根100mils宽度的铜箔线就已能满足保护地的功能需要了。保护地和信号地之间的间距不应小于25mil，以减少两个地之间的边缘耦合作用；
5、如果差分线所在层的信号地需要大面积覆铜，注意信号地与差分线之间要保证35 mil以上的间距，以免覆铜后降低差分线的阻抗；
6、其最大的长度差（如DP和DM的长度差）不能大于200 mils；
7、总长度控制在18 inches。
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USB D+/D-是共模信号，要求两个信号阻抗差不能超出一定值，如果不能走90ohm线，需要注意以下几点：
1。并行：包括走线宽度一致，走线层一致，长度一致
2。屏蔽：不走表层，上下邻层最好是GND Plane，或者Power Plane，同层也需要用GND包裹
3。如果是USB 2.0 HS，上下邻层不要穿越敏感信号如高频Clock，RF信号以及DC-DC振荡信号
4。IC至I/O线路越短越好
有时也会在IC D+/D-输入端之间并联小电容或者在靠近I/O附近串联小电阻解决阻抗差问题。
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另附两篇网文：
USB 2.0走线要点
[url]http://luolicheng001.blog.163.com/blog/static/31862410201022701849470/[/url]
USB通用串行总线(Universal Serial Bus)，目前我们所说的USB一般都是指USB2.0， USB2．0接口是目前许多高速数据传输设备的首选接口，从1．1过渡到2．O，作为其重要指标的设备传输速度，从1．5 Mbps；的低速和12 Mbps的全速，提高到如今的480 Mbps的高速。USB的特点不用多说大家也知道就是：速度快、功耗低、支持即插即用、使用安装方便。 正是因为其以上优点现在很多视频设备也都采用USB传输。
USB2．0设备高速数据传输PCB板设计。 对于高速数据传输PCB板设计最主要的就是差分信号线设计，设计好坏关乎整个设备能否正常运行。
1 USB2．0接口差分信号线设计
USB2．0协议定义由两根差分信号线(D 、D-)传输高速数字信号，最高的传输速率为480 Mbps。差分信号线上的差分电压为400 mV，理想的差分阻抗(Zdiff)为90(1±O．1)Ω。在设计PCB板时，控制差分信号线的差分阻抗对高速数字信号的完整性是非常重要的，因为差分阻抗影响差分信号的眼图、信号带宽、信号抖动和信号线上的干扰电压。由于不同软件测量存在一定偏差，所以一般我们都是要求控制在80Ω至100Ω间。
差分线由两根平行绘制在PCB板表层(顶层或底层)发生边缘耦合效应的微带线(Microstrip)组成的，其阻抗由两根微带线的阻抗及其和决定，而微带线的阻抗(Zo)由微带线线宽(W)、微带线走线的铜皮厚度(T)、微带线到最近参考平面的距离(H)以及PCB板材料的介电常数(Er)决定，其计算公式为：Zo={87/sqrt(Er 1．41)]}ln[5．98H/(0．8W T)]。影响差分线阻抗的主要参数为微带线阻抗和两根微带线的线间距(S)。当两根微带线的线间距增加时，差分线的耦合效应减弱，差分阻抗增大；线间距减少时，差分线的耦合效应增强，差分阻抗减小。差分线阻抗的计算公式为：Zdiff=2Zo（1-0.48exp(-0.96S/H))。微带线和差分线的计算公式在O．1<W／H<2．0以及0．2<S／H<3．0的情况下成立。为了获得比较理想的信号质量和传输特性，高速USB2．0设备要求PCB板的叠层数至少为4层，可以选择的叠层方案为：顶层(信号层)、地层、电源层和底层(信号层)。不推荐在中间层走信号线，以免分割地层和电源层的完整性。普通PCB板的板厚为1．6 mm，信号层上的差分线到最近参考平面的距离H大约为11mil，走线的铜皮厚度T大约为O．65mil，填充材料一般为FR-4，介电常数Er为4．2。在H、T和Er已确定的条件下，由差分线2D阻抗模型以及微带线和差分线阻抗计算公式可以得到合适的线宽W和线间距S。当W=16mil，S=7mil时，Zdiff=87Ω。但通过上述公式来推导合适的走线尺寸的计算过程比较复杂，借助PCB阻抗控制设计软件Polar可以很方便的得到合适的结果，由Polar可以得到当W=11mil，S=5mil时，Zdiff=92.2Ω。
在绘制USB2．O设备接口差分线时，应注意以下几点要求：
①在元件布局时，应将USB2．O芯片放置在离地层最近的信号层，并尽量靠近USB插座，缩短差分线走线距离。
②差分线上不应加磁珠或者电容等滤波措施，否则会严重影响差分线的阻抗。
③如果USB2．O接口芯片需串联端电阻或者D 线接上拉电阻时．务必将这些电阻尽可能的靠近芯片放置。
④将USB2．O差分信号线布在离地层最近的信号层。
⑤在绘制PCB板上其他信号线之前，应完成USB2．0差分线和其他差分线的布线。
⑥保持USB2．O差分线下端地层完整性，如果分割差分线下端的地层，会造成差分线阻抗的不连续性，并会增加外部噪声对差分线的影响。
⑦在USB2．0差分线的布线过程中，应避免在差分线上放置过孔(via)，过孔会造成差分线阻抗失调。如果必须要通过放置过孔才能完成差分线的布线，那么应尽量使用小尺寸的过孔，并保持USB2．0差分线在一个信号层上。
⑧保证差分线的线间距在走线过程中的一致性，使用Cadence绘图时可以用shove保证，但在使用Protel绘图时要特别注意。如果在走线过程中差分线的间距发生改变，会造成差分线阻抗的不连续性。
⑨在绘制差分线的过程中，使用45°弯角或圆弧弯角来代替90°弯角，并尽量在差分线周围的150 mil范围内不要走其他的信号线，特别是边沿比较陡峭的数字信号线更加要注意其走线不能影响USB差分线。
⑩差分线要尽量等长，如果两根线长度相差较大时，可以绘制蛇行线增加短线长度。
2 USB2.0总线接口端电源线和地线设计
USB接口有5个端点，分别为：USB电源(VBUS)、D-、D 、信号地(GND)和保护地(SHIELD)。上面已经介绍过如何设计D 、D-差分信号了，正确设计USB总线电源、信号地和保护地对USB系统的正常工作也是同样重要的。
USB电源线电压为5 V，提供的最大电流为500mA，应将电源线布置在靠近电源层的信号层上，而不是布置在与USB差分线所在的相同层上，线宽应在30 mil以上，以减少它对差分信号线的干扰。现在很多厂家的USB从控制芯片工作电压为3．3 V，当其工作在总线供电模式时，需要3．3～5 V的电源转换芯片，电源转换芯片的输出端应尽量靠近USB芯片的电压输入端，并且电源转换芯片的输入和输出端都应加大容量电容并联小容量电容进行滤波。当USB从控制芯片工作在自供电的模式时，USB电源线可以串联一个大电阻接到地。
USB接口的信号地应与PCB板上的信号地接触良好，保护地可以放置在PCB板的任何一层上，它和信号地分割开，两个地之间可以用一个大电阻并联一个耐压值较高的电容，如图2所示。
保护地和信号地之间的间距不应小于25mil，以减少两个地之间的边缘耦合作用。保护地不要大面积覆铜，一根100mli宽度的铜箔线就已能满足保护地的功能需要了。
在绘制USB电源线、信号地和保护地时，应注意以下几点：
①USB插座的1、2、3、4脚应在信号地的包围范围内，而不是在保护地的包围范围内。
②USB差分信号线和其他信号线在走线的时候不应与保护地层出现交叠。
③电源层和信号地层在覆铜的时候要注意不应与保护地层出现交叠。
④电源层要比信号地层内缩20D，D为电源层与信号地层之间的距离。
⑤如果差分线所在层的信号地需要大面积覆铜，注意信号地与差分线之间要保证35 mil以上的间距，以免覆铜后降低差分线的阻抗。
⑥在其他信号层可以放置一些具有信号地属性的过孔，增加信号地的连接性，缩短信号电流回流路径。
⑦在USB总线的电源线和PCB板的电源线上，可以加磁珠增加电源的抗干扰能力。
3 USB2．0其他信号的拓扑结构设计
USB2．O提供高达480 Mbps的传输速率，因此芯片需要外接一个较高频率的晶振，例如Cypress公司的CY7C68013需要外接1个24 MHz的晶振。晶振应尽量靠近USB芯片的时钟输入脚，时钟线不能跨越USB2．0的差分线，晶振下不要布置任何信号线，并且在时钟线周围应覆有完整的信号地，以降低时钟线对其他信号线的干扰，特别是对差分线的干扰。在绘制USB芯片与其他芯片相连的数据线时，应保证线间距不小于8mil。
按EMC、EMI原理和信号完整性要求设计的USB2．0设备PCB板，传输速率可以达到300 Mbps以上。高速数字信号传输PCB板设计是一个比较复杂的领域，对设计人员的要求比较高，设计周期也比较长。
USB硬件设计指南
[url]http://www.emsym.com/blog/?p=2029[/url]
在 USB 设计中，USB 差分 DP/DM 对可工作于 480Mbps的高速模式，系统时钟可工作于 12 MHz、48 MHz 及 60 MHz，在硬件设计中属于高速设计部分，有许多方面需要特别注意，因为USB电缆容易形成单极天线，必须防止RF电流耦合到线缆上。
在设计USB电路时，最关注的信号有：
数据传输信号DPDM：高速差分信号，容易受到外界噪声的干扰，影响信号的传输质量。
供电信号VBUS：供电信号引脚上的电源纹波会对数据传输信号产生很大的干扰，因此必须经过滤波。而且接地信号也要经过滤波，减少干扰。
原理设计
USB的电路比较简单，将USB控制器与USB接口直接互连即可，很多的考虑是出于对信号完整性和防静电（ESD）和过流保护的要求，典型的USB电路如下所示：
左端的端口信号直接与255的USB控制器部分相连。图中IC RT9702PJ5的作用是过流保护，下端的SRV05-4是一个稳压器，作用是静电防护。信号线DP和DM上串联的两个33OHM电阻是终端匹配电阻，作用是消除信号的过冲，得到更好的眼图。阻值的选择可以根据具体情况进行“试错”，用不同阻值的电阻接入电路测试，选择最合适的阻值。通常阻值的选择在22-33ohm之间，这是根据特性阻抗匹配原则推算出的阻值。
VBUS引脚和GND引脚上串联的两个68OHM的磁珠的作用是消除电源信号上的高频噪声，增强抗抖动性能。磁珠的电阻值介于47 OHM至1000 OHM之间（100MHz信号频率时）。
通常要将磁珠与去耦电容配合使用，一般用于芯片的模拟，锁相环（PLL）以及数字部分的电源终端引脚上，作用是最小化电磁干扰辐射。对于该磁珠与去耦电容阵列的布局应该尽可能的靠近芯片的位置，以实现线路自感及对系统的噪声影响的最小化。下图是推荐的电容及铁氧体磁珠阵列的搭配和布局：
为了实现更好的防静电放电和电磁干扰性能，需要采取一下措施：
1、在供电线路VBUS上采用一个10uF电容连接到USB连接器的外壳接地点（机架地——chassis GND）。
2、在引脚GND信号线路上采用一个10uF的电容连接到USB连接器的外壳接地点上。
3、如果采用了电压稳压器，则同时在输入及输出端放置10uF的电容去耦。该措施可以增强对静电放电的防御能力并降低电磁干扰。
叠层设计
由于USB具有高频特性，因此推荐的PCB至少为四层，各个叠层的示意图如下所示：
主要信号走线应布在同一层上，通常选择signal 1层。与该层直接相邻的应为GND层，采用无分割的整层地平面，提供良好的信号返回路径。走线最好不要跨层，实在不能避免走线跨层时应该最大程度的降低信号的过孔数量，同时要避免走线的返回路径跨越底层或电源层分割线处，如下图的两种情况，一定要设法避免：
布局设计
USB控制器与USB连接器应该尽可能的靠近，以减少走线的长度。
用于去耦和消除高频噪声干扰的磁珠和去耦电容应该尽可能的靠近USB连接器放置。
终端匹配电阻应该尽可能放置在靠近USB控制器的一端。
电压稳压器也应该尽可能靠近连接器放置。
布线设计
尽可能缩短走线长度，优先考虑对高速USB差分线的布线，尽可能的避免高速USB差分线和任何的接插件和边沿陡峭的数字信号线靠近走线。
尽可能的减少在USB高速信号线上的过孔数和拐角，从而可以更好的做到阻抗的控制，避免信号的反射。
禁止使用90°的走线拐角，使用两个45度来实现拐弯或用一个圆弧来实现，这将大大减低信号的反射和阻抗的不连续。
不要将信号线走在晶振、晶体、时钟合成器、磁性器件和时钟倍频的IC下面。
在信号线上避免出现短桩线（stub），否则将会导致信号的反射，从而影响信号的完整性。如果短桩线是不可避免的话，那么确保其长度不要超过200mils。
尽可能将高速信号线走在同一层里。保证走线的返回路径有一个完整的无分割的镜像平面(VCC或GND，优先选择GND平面)。如果可能的话，不要将走线跨越镜像平面分割线（如电源平面上不同电源的分割线），否则将会增加自感系数且增大信号的辐射。
差分信号线并排一起布线。
差分信号布线
在并行的USB差分信号对之间的布线间距，要确保90 ohms的差分阻抗。
缩短高速USB信号线同高速时钟线和交流信号并排走线的长度，或者加大它们并排的间距，从而降低串扰的影响。保证差分对信号与其他信号走线的间距至少为50mils。
差分对信号之间采用紧耦合模式，即走线之间的间距小于走线的宽度，这样能够提高差分信号抗外界噪声干扰的能力。具体的走线间距和宽度需要通过相关的软件计算确定。
差分信号最好保证两走线的间距处处一致，并且要做到长度匹配，其最大的长度差（如DP和DM的长度差）不能大于200 mils。
长度匹配比保持间距处处一致更重要，因此，优先保证长度匹配，可以在一些走线间距不能保持一致的地方对信号走线进行绕线，保证两条走线的长度一致。
确保USB连接器走线到背板接插件的总长度控制在18 inches。
电源信号走线
保持所有的VBUS走线尽可能的短，最好使用走线宽度为50mils,2 OZ 铜厚的走线布VBUS信号线。
USB的硬件设计室PCB设计中比较重要的部分，需要特别加以考虑，才能设计出符合要求的产品。
我的总结：
1、有很多人推荐的线宽和线距为10/10mil, 在USB1.0的情况下，可直接考虑用这个值；
2、下层最好有参考地平面；
3、对附近的其他信号走线的间距至少为50mils;
4、如果使用保护地，保护地不要大面积覆铜，一根100mils宽度的铜箔线就已能满足保护地的功能需要了。保护地和信号地之间的间距不应小于25mil，以减少两个地之间的边缘耦合作用；
5、如果差分线所在层的信号地需要大面积覆铜，注意信号地与差分线之间要保证35 mil以上的间距，以免覆铜后降低差分线的阻抗；
6、其最大的长度差（如DP和DM的长度差）不能大于200 mils；
7、总长度控制在18 inches。
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USB D+/D-是共模信号，要求两个信号阻抗差不能超出一定值，如果不能走90ohm线，需要注意以下几点：
1。并行：包括走线宽度一致，走线层一致，长度一致
2。屏蔽：不走表层，上下邻层最好是GND Plane，或者Power Plane，同层也需要用GND包裹
3。如果是USB 2.0 HS，上下邻层不要穿越敏感信号如高频Clock，RF信号以及DC-DC振荡信号
4。IC至I/O线路越短越好
有时也会在IC D+/D-输入端之间并联小电容或者在靠近I/O附近串联小电阻解决阻抗差问题。
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另附两篇网文：
USB 2.0走线要点
[url]http://luolicheng001.blog.163.com/blog/static/31862410201022701849470/[/url]
USB通用串行总线(Universal Serial Bus)，目前我们所说的USB一般都是指USB2.0， USB2．0接口是目前许多高速数据传输设备的首选接口，从1．1过渡到2．O，作为其重要指标的设备传输速度，从1．5 Mbps；的低速和12 Mbps的全速，提高到如今的480 Mbps的高速。USB的特点不用多说大家也知道就是：速度快、功耗低、支持即插即用、使用安装方便。 正是因为其以上优点现在很多视频设备也都采用USB传输。
USB2．0设备高速数据传输PCB板设计。 对于高速数据传输PCB板设计最主要的就是差分信号线设计，设计好坏关乎整个设备能否正常运行。
1 USB2．0接口差分信号线设计
USB2．0协议定义由两根差分信号线(D 、D-)传输高速数字信号，最高的传输速率为480 Mbps。差分信号线上的差分电压为400 mV，理想的差分阻抗(Zdiff)为90(1±O．1)Ω。在设计PCB板时，控制差分信号线的差分阻抗对高速数字信号的完整性是非常重要的，因为差分阻抗影响差分信号的眼图、信号带宽、信号抖动和信号线上的干扰电压。由于不同软件测量存在一定偏差，所以一般我们都是要求控制在80Ω至100Ω间。
差分线由两根平行绘制在PCB板表层(顶层或底层)发生边缘耦合效应的微带线(Microstrip)组成的，其阻抗由两根微带线的阻抗及其和决定，而微带线的阻抗(Zo)由微带线线宽(W)、微带线走线的铜皮厚度(T)、微带线到最近参考平面的距离(H)以及PCB板材料的介电常数(Er)决定，其计算公式为：Zo={87/sqrt(Er 1．41)]}ln[5．98H/(0．8W T)]。影响差分线阻抗的主要参数为微带线阻抗和两根微带线的线间距(S)。当两根微带线的线间距增加时，差分线的耦合效应减弱，差分阻抗增大；线间距减少时，差分线的耦合效应增强，差分阻抗减小。差分线阻抗的计算公式为：Zdiff=2Zo（1-0.48exp(-0.96S/H))。微带线和差分线的计算公式在O．1<W／H<2．0以及0．2<S／H<3．0的情况下成立。为了获得比较理想的信号质量和传输特性，高速USB2．0设备要求PCB板的叠层数至少为4层，可以选择的叠层方案为：顶层(信号层)、地层、电源层和底层(信号层)。不推荐在中间层走信号线，以免分割地层和电源层的完整性。普通PCB板的板厚为1．6 mm，信号层上的差分线到最近参考平面的距离H大约为11mil，走线的铜皮厚度T大约为O．65mil，填充材料一般为FR-4，介电常数Er为4．2。在H、T和Er已确定的条件下，由差分线2D阻抗模型以及微带线和差分线阻抗计算公式可以得到合适的线宽W和线间距S。当W=16mil，S=7mil时，Zdiff=87Ω。但通过上述公式来推导合适的走线尺寸的计算过程比较复杂，借助PCB阻抗控制设计软件Polar可以很方便的得到合适的结果，由Polar可以得到当W=11mil，S=5mil时，Zdiff=92.2Ω。
在绘制USB2．O设备接口差分线时，应注意以下几点要求：
①在元件布局时，应将USB2．O芯片放置在离地层最近的信号层，并尽量靠近USB插座，缩短差分线走线距离。
②差分线上不应加磁珠或者电容等滤波措施，否则会严重影响差分线的阻抗。
③如果USB2．O接口芯片需串联端电阻或者D 线接上拉电阻时．务必将这些电阻尽可能的靠近芯片放置。
④将USB2．O差分信号线布在离地层最近的信号层。
⑤在绘制PCB板上其他信号线之前，应完成USB2．0差分线和其他差分线的布线。
⑥保持USB2．O差分线下端地层完整性，如果分割差分线下端的地层，会造成差分线阻抗的不连续性，并会增加外部噪声对差分线的影响。
⑦在USB2．0差分线的布线过程中，应避免在差分线上放置过孔(via)，过孔会造成差分线阻抗失调。如果必须要通过放置过孔才能完成差分线的布线，那么应尽量使用小尺寸的过孔，并保持USB2．0差分线在一个信号层上。
⑧保证差分线的线间距在走线过程中的一致性，使用Cadence绘图时可以用shove保证，但在使用Protel绘图时要特别注意。如果在走线过程中差分线的间距发生改变，会造成差分线阻抗的不连续性。
⑨在绘制差分线的过程中，使用45°弯角或圆弧弯角来代替90°弯角，并尽量在差分线周围的150 mil范围内不要走其他的信号线，特别是边沿比较陡峭的数字信号线更加要注意其走线不能影响USB差分线。
⑩差分线要尽量等长，如果两根线长度相差较大时，可以绘制蛇行线增加短线长度。
2 USB2.0总线接口端电源线和地线设计
USB接口有5个端点，分别为：USB电源(VBUS)、D-、D 、信号地(GND)和保护地(SHIELD)。上面已经介绍过如何设计D 、D-差分信号了，正确设计USB总线电源、信号地和保护地对USB系统的正常工作也是同样重要的。
USB电源线电压为5 V，提供的最大电流为500mA，应将电源线布置在靠近电源层的信号层上，而不是布置在与USB差分线所在的相同层上，线宽应在30 mil以上，以减少它对差分信号线的干扰。现在很多厂家的USB从控制芯片工作电压为3．3 V，当其工作在总线供电模式时，需要3．3～5 V的电源转换芯片，电源转换芯片的输出端应尽量靠近USB芯片的电压输入端，并且电源转换芯片的输入和输出端都应加大容量电容并联小容量电容进行滤波。当USB从控制芯片工作在自供电的模式时，USB电源线可以串联一个大电阻接到地。
USB接口的信号地应与PCB板上的信号地接触良好，保护地可以放置在PCB板的任何一层上，它和信号地分割开，两个地之间可以用一个大电阻并联一个耐压值较高的电容，如图2所示。
保护地和信号地之间的间距不应小于25mil，以减少两个地之间的边缘耦合作用。保护地不要大面积覆铜，一根100mli宽度的铜箔线就已能满足保护地的功能需要了。
在绘制USB电源线、信号地和保护地时，应注意以下几点：
①USB插座的1、2、3、4脚应在信号地的包围范围内，而不是在保护地的包围范围内。
②USB差分信号线和其他信号线在走线的时候不应与保护地层出现交叠。
③电源层和信号地层在覆铜的时候要注意不应与保护地层出现交叠。
④电源层要比信号地层内缩20D，D为电源层与信号地层之间的距离。
⑤如果差分线所在层的信号地需要大面积覆铜，注意信号地与差分线之间要保证35 mil以上的间距，以免覆铜后降低差分线的阻抗。
⑥在其他信号层可以放置一些具有信号地属性的过孔，增加信号地的连接性，缩短信号电流回流路径。
⑦在USB总线的电源线和PCB板的电源线上，可以加磁珠增加电源的抗干扰能力。
3 USB2．0其他信号的拓扑结构设计
USB2．O提供高达480 Mbps的传输速率，因此芯片需要外接一个较高频率的晶振，例如Cypress公司的CY7C68013需要外接1个24 MHz的晶振。晶振应尽量靠近USB芯片的时钟输入脚，时钟线不能跨越USB2．0的差分线，晶振下不要布置任何信号线，并且在时钟线周围应覆有完整的信号地，以降低时钟线对其他信号线的干扰，特别是对差分线的干扰。在绘制USB芯片与其他芯片相连的数据线时，应保证线间距不小于8mil。
按EMC、EMI原理和信号完整性要求设计的USB2．0设备PCB板，传输速率可以达到300 Mbps以上。高速数字信号传输PCB板设计是一个比较复杂的领域，对设计人员的要求比较高，设计周期也比较长。
USB硬件设计指南
[url]http://www.emsym.com/blog/?p=2029[/url]
在 USB 设计中，USB 差分 DP/DM 对可工作于 480Mbps的高速模式，系统时钟可工作于 12 MHz、48 MHz 及 60 MHz，在硬件设计中属于高速设计部分，有许多方面需要特别注意，因为USB电缆容易形成单极天线，必须防止RF电流耦合到线缆上。
在设计USB电路时，最关注的信号有：
数据传输信号DPDM：高速差分信号，容易受到外界噪声的干扰，影响信号的传输质量。
供电信号VBUS：供电信号引脚上的电源纹波会对数据传输信号产生很大的干扰，因此必须经过滤波。而且接地信号也要经过滤波，减少干扰。
原理设计
USB的电路比较简单，将USB控制器与USB接口直接互连即可，很多的考虑是出于对信号完整性和防静电（ESD）和过流保护的要求，典型的USB电路如下所示：
左端的端口信号直接与255的USB控制器部分相连。图中IC RT9702PJ5的作用是过流保护，下端的SRV05-4是一个稳压器，作用是静电防护。信号线DP和DM上串联的两个33OHM电阻是终端匹配电阻，作用是消除信号的过冲，得到更好的眼图。阻值的选择可以根据具体情况进行“试错”，用不同阻值的电阻接入电路测试，选择最合适的阻值。通常阻值的选择在22-33ohm之间，这是根据特性阻抗匹配原则推算出的阻值。
VBUS引脚和GND引脚上串联的两个68OHM的磁珠的作用是消除电源信号上的高频噪声，增强抗抖动性能。磁珠的电阻值介于47 OHM至1000 OHM之间（100MHz信号频率时）。
通常要将磁珠与去耦电容配合使用，一般用于芯片的模拟，锁相环（PLL）以及数字部分的电源终端引脚上，作用是最小化电磁干扰辐射。对于该磁珠与去耦电容阵列的布局应该尽可能的靠近芯片的位置，以实现线路自感及对系统的噪声影响的最小化。下图是推荐的电容及铁氧体磁珠阵列的搭配和布局：
为了实现更好的防静电放电和电磁干扰性能，需要采取一下措施：
1、在供电线路VBUS上采用一个10uF电容连接到USB连接器的外壳接地点（机架地——chassis GND）。
2、在引脚GND信号线路上采用一个10uF的电容连接到USB连接器的外壳接地点上。
3、如果采用了电压稳压器，则同时在输入及输出端放置10uF的电容去耦。该措施可以增强对静电放电的防御能力并降低电磁干扰。
叠层设计
由于USB具有高频特性，因此推荐的PCB至少为四层，各个叠层的示意图如下所示：
主要信号走线应布在同一层上，通常选择signal 1层。与该层直接相邻的应为GND层，采用无分割的整层地平面，提供良好的信号返回路径。走线最好不要跨层，实在不能避免走线跨层时应该最大程度的降低信号的过孔数量，同时要避免走线的返回路径跨越底层或电源层分割线处，如下图的两种情况，一定要设法避免：
布局设计
USB控制器与USB连接器应该尽可能的靠近，以减少走线的长度。
用于去耦和消除高频噪声干扰的磁珠和去耦电容应该尽可能的靠近USB连接器放置。
终端匹配电阻应该尽可能放置在靠近USB控制器的一端。
电压稳压器也应该尽可能靠近连接器放置。
布线设计
尽可能缩短走线长度，优先考虑对高速USB差分线的布线，尽可能的避免高速USB差分线和任何的接插件和边沿陡峭的数字信号线靠近走线。
尽可能的减少在USB高速信号线上的过孔数和拐角，从而可以更好的做到阻抗的控制，避免信号的反射。
禁止使用90°的走线拐角，使用两个45度来实现拐弯或用一个圆弧来实现，这将大大减低信号的反射和阻抗的不连续。
不要将信号线走在晶振、晶体、时钟合成器、磁性器件和时钟倍频的IC下面。
在信号线上避免出现短桩线（stub），否则将会导致信号的反射，从而影响信号的完整性。如果短桩线是不可避免的话，那么确保其长度不要超过200mils。
尽可能将高速信号线走在同一层里。保证走线的返回路径有一个完整的无分割的镜像平面(VCC或GND，优先选择GND平面)。如果可能的话，不要将走线跨越镜像平面分割线（如电源平面上不同电源的分割线），否则将会增加自感系数且增大信号的辐射。
差分信号线并排一起布线。
差分信号布线
在并行的USB差分信号对之间的布线间距，要确保90 ohms的差分阻抗。
缩短高速USB信号线同高速时钟线和交流信号并排走线的长度，或者加大它们并排的间距，从而降低串扰的影响。保证差分对信号与其他信号走线的间距至少为50mils。
差分对信号之间采用紧耦合模式，即走线之间的间距小于走线的宽度，这样能够提高差分信号抗外界噪声干扰的能力。具体的走线间距和宽度需要通过相关的软件计算确定。
差分信号最好保证两走线的间距处处一致，并且要做到长度匹配，其最大的长度差（如DP和DM的长度差）不能大于200 mils。
长度匹配比保持间距处处一致更重要，因此，优先保证长度匹配，可以在一些走线间距不能保持一致的地方对信号走线进行绕线，保证两条走线的长度一致。
确保USB连接器走线到背板接插件的总长度控制在18 inches。
电源信号走线
保持所有的VBUS走线尽可能的短，最好使用走线宽度为50mils,2 OZ 铜厚的走线布VBUS信号线。
USB的硬件设计室PCB设计中比较重要的部分，需要特别加以考虑，才能设计出符合要求的产品。
