信号完整性揭密和技巧!

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信号完整性（SI）工程对于今天的高速逻辑信号已成为一种必需的要求。现在对于一个成功的设计，具备对串扰、地弹、闹铃、噪声容限、阻抗匹配和去耦的控制非常关键。 ; z+ X; i& U5 w' ]) |* s3 g1 }
所有这些问题都与同一个问题有关：信号完整性。SI描述信号所必须处的环境。 它涉及许多技术和确保信号不被干扰和不会引起对自身、对系统中的其它器件或对附近的其它系统产生不良影响的设计问题。* G9 v, M) r/ G+ |
基础
一个回路中的电流会产生磁场。如果磁场是变化的，它能够通过发射射频波发射能量或者它能耦合到邻近的回路（"电磁感应的串扰"）。7 p- Y; T- a7 |3 Z0 ]* S* u& w







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在线路上的电压建立起了一个电场。如果电场是变化的，那么它会发射射频波，或者它能对附近的线路有容性耦合效应（"静电串扰"）。/ b1 B9 e( {6 I! O% h9 E5 a- _# Q! Y







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   什么时候线路或环路会发射射频波？基本上可以这样讲，如果线路或回路在一个足够高到线路或环路的至少为波长的十分之一的频率上有信号能量，那么将会有可以测试到的数量的电磁辐射（"射频波"）。
为何天线会发射5 I4 \) R& `" ?+ E9 W! N1 y
自由空间的阻抗是377欧姆。如果我有一个完美匹配的天线，那么它可以被当作一个用来匹配线路阻抗和空间阻抗的变压器。线路进入后，射频波就会发射出。发射进入线路的功率就好像进入了一个电阻：电压与电流同相，所以没有功率反射回来。
一个典型的印制板的地平面上方的走线是一个传输线，它的阻抗是35欧姆到100欧姆之间的某个值（这取决于走线的尺寸和绝缘材料）。如果驱动电路具有很低的阻抗（比线路的要低）而接收电路具有很高的阻抗（比线路要高得多），那么线路就会失配。从驱动器发出的能量一路前行到达线路的终点，然后反射并弹回到驱动器侧。在驱动器侧，能量再次被反射弹回接收器侧。这个过程一直持续下去直到所有的能量以热量的形式消失或通过放射到周围的空间而消失。如果线路是匹配的，那么能量就不会来回反弹，放射也就不会发生，这时能量已被完全吸收到匹配电阻中。







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"匹配的线路不放射"是一个要记住的很有用的定律。
为何线路和环路会耦合
如果你将两根线彼此靠近而放，那么它们就会以磁、电或磁电方式相互耦合。这是因为它们的电场和磁场在近场有重叠，所以就会彼此影响。所产生的串扰会导致传输过程中的时延变化或者完全很差的信号状态。 # C. ~. e6 j$ g- t. P3 u! Y, i
解决的方法是将它们分开一段距离或加一个"介于两者之间的"的导线来约束电场。进一步再加一个静电屏蔽可能是毫无用途的，这是因为除了分开一段距离之外没有屏蔽磁场的好的办法。
对物理尺寸的控制对于控制串扰和使阻抗相匹配是绝对必要的。, r: m% a: oB+ e: X' ~# N" m' J+ x
地弹如何发生？
如果你有大量的输出，它们都能够在同一时间内在同一个方向上驱动（例如一个从所有均为0变到所有均为1的地址总线），那么同时开关所有线所产生的电流将会共有一个地引脚。由于所产生的IR下跌，再加上那个引脚上的自感，地引脚可能会抬高远远高于（或低于）地平面。为了防止所产生的地的潜在的变化影响附近的其它电路或在同一个集成电路上的其它电路，提供充足的地和电源连接以及相应的旁路电容是无庸质疑的原则。







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如果你正驱动大量的输入管脚，而线路又不相匹配，那么大量的振铃就可能会产生。在接收端的振铃可能会使用于保护的二极管或结构产生正偏，这样就会使电流被注入基层(地)或电源层。
为了使地弹降到最低，可以提供附加的地和供电引脚以及良好的旁路，控制线路的上升/下降速率，提供阻抗匹配的终端，和/或将线路数目降到最少。
FPGA如何帮助解决信号完整性问题
FPGA的使用表示一个控制信号完整性的机遇，但是仅当设计本身进行之前一些工作已经被做到时。 ! Y3 |! M% b# |( q
首先，对于输入输出的布局规划应该要做到确保同时开关输出（SSO）的数目和位置在指南所规定的范围之内。输出模块必须与一些关键的输入在物理上保持一定的距离以减少串扰耦合和地弹干扰问题。
其次，不用的I/O引脚可以被借用来作为虚拟的地或供电引脚：将它们编程为在最强的电流驱动强度（PCI，GTL或LVTTL 24）下驱动"1"或"0"，然后将它们接到PC板的电源或地上。这些引脚将起到附加的电源或地引脚的作用，使得地或电源的反弹在控制之下。旁路这些虚拟的引脚就如同旁路一个电源/地引脚。 " p8 j2 h; A& q3 \c8 `8 B1 W
第三，应该通过信号完整性分析工具包使所有的输入输出与印制板的走线相匹配；这种分析包应该能用诸如IBIS（输入输出缓冲器信息规范）等的模型格式来模拟驱动器和接收器。通过在需要的地方加一些小的电阻，反射就将会降到最低或被吸收，而不会再发散。 0 l1 E- K7 }6 k
在FPGA中使用的另外一个技术就是控制输出的爬坡速率。如果时延不是一个问题的话，你就可以使用慢（SLOW）这样的输出属性来降低串扰和反弹。 1 f; V+ {, T, i0 T% H& b* e$ i5 w' E
如果爬坡速率的控制不可能，那么驱动强度可以编程为较低的强度（例如使用 LVTTL 2 而不使用LVTTL 12）。这样所产生的更高的输出阻抗将会吸收反射从而提高信号完整性。通过利用一定的 Select I/O选项，外部的匹配电阻可能不再必需。5 _) X! |& T! d9 V
为何我以前没有听说过这个？
SI是从某个地方突然冒出来的吗？ 2 D4 R" V$ G2 ]/ l# b/ e* _' E
并非是很久以前，在数字电路中所碰到的最高频率是低于20MHz的。要在这些频率上成为一个传输线或天线，就需要大约一米（三英尺）长的结构。而实际的电路就没有表现得像一个传输线或天线。
现在的时钟速率高达320MHz而边沿速率只有几百皮秒，像25毫米（一英寸）这么短的互连就开始表现得像传输线或天线了。
那些涉及微波无线系统设计的人员使用信号完整性工程已经超过40年了。作为以前的一个无线系统设计者，我会说"欢迎来到真实世界。"$ q4 }. J* {6 }
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[ 本帖最后由 allen 于 2007-9-17 09:23 编辑 ]