高速差分信号布线问题仿真研究

shuszhao

本文主要针对PCB布线中差分线不等长问题对信号完整性造成的影响进行仿真分析，仿真验证了差分线等长处理中，蛇形线不同添加位置对信号的影响，并给出了实际的布线建议。差分线是实际工程应用中很常见的布线形式，本文针对差分线不等长问题，初步给出了实际工程中此类信号完整性问题的仿真分析方法，这是本文的价值所在。
1.问题提出
差分信号因其具有较强的抗干扰性、时序稳定性，在高速电路中应用非常广泛，尤其是当信号速率不是很高时其优点格外突出。但是随着信号速率的不断提高，反射、串扰等信号完整性问题随之而来，这对高速差分信号布线提出了更高的要求。如何结合现有的信号完整性仿真工具来解决高速差分信号信号完整性问题对工程师来说是一个十分必要的问题。
在高速差分线布线中，等长是一个基本要求，这主要是基于时序一致考虑，差分线不等长导致两条差分线上信号不能严格对称，会造成接收端的误判断。但是对于不同速率的信号，对差分线长度误差要求也不一样，这需要我们根据具体情况进行仿真验证。一般来说差分信号的长度差要满足
长度差(mil)≤0.2TrV                                                      (1)
此处，Tr表示差分信号的上升时间；V表示差分信号在PCB中的传输速度，一般来说为6000mil/ns。在这个范围内，差分线长度差对信号时序的影响可以忽略不计。
这里需要注意的是，一般来说对于高速信号的时序分析，信号在传输线上的传输延迟只是其中的一部分，此外还包括信号在驱动器内部的延时。这里我们不严格计算信号时序，只考虑差分信号长度差造成的信号延时对时序造成的影响。同时为了最大化减小因反射或者串扰引起的时序问题，我们对差分信号进行端接匹配，这里根据差模阻抗和偶模阻抗同时匹配的原则选择T型阻抗匹配网络，以最大化减小信号反射的影响。
2.仿真验证
这里以MT47H64M16 DDR2差分时钟信号为例进行仿真，用cyclone3 FPGA芯片EP3C16F484为DDR2提供差分时钟信号。每个信号的引脚特性都通过导入相应的IBIS模型，以模拟实际电路中引脚信号的电平形式。由电路板的层叠参数控制信号线单端阻抗为48.9Ω，由二维场求解器计算其奇模阻抗Zodd=37.8Ω,偶模阻抗Zeven=47.8Ω，对于差分传输线来说，要保证信号不发生反射，即是要保证差模信号和共模信号的回流路径阻抗都保持连续，这样才能最大程度减小反射，忽略了任何一方面都会导致设计的失败。所以对于差分信号的端接应该同时端接差模阻抗和共模阻抗，两者缺一不可。端接后电路图如图1所示。

                               
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图1 CK、CK#差分信号T型端接图
这里我们根据DDR2数据手册的建议取布线长度为5cm。实际的DDR2差分时钟布线如图2所示

                               
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图2 DDR2时钟信号走线
U2为DDR2芯片，U3表示为DDR2提供时钟的FPGA芯片，这里需要说明的是由于EP3C16F484 FPGA芯片和MT47H64M16 DDR2芯片引脚众多，这里我们只是对差分时钟信号CLK+和CLK-感兴趣，所以这里我们就只是以U2和U3来指代两个芯片，只要给芯片引脚分配正确的IBIS模型得到的仿真结果同样可信。图中红色的信号线为DDR2差分时钟信号线，蓝色的信号线为地线。PCB的层叠结构为六层，差分信号线在顶层布线。电路板导入到Hyperlynx中得到的仿真模型如图3所示

                               
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图3 Hyperlynx中PCB仿真模型
这里DDR2芯片时钟信号频率设为200MHz,运行仿真之后得到的仿真结果如图4 所示

                               
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图4 等长差分时钟信号线发送端和接收端信号波形
图中蓝色信号表示FPGA端引脚输出的信号波形，红色信号表示经过传输线之后DDR2端接受到的信号波形。从图中可以看出红色信号比蓝色信号有大约0.381ns的延迟。这个延迟在时序分析的时候都是要考虑在内的。由信号完整性的理论分析当信号在传输线上的延迟超过信号上升时间Tr的一半时，就要考虑信号完整性问题，这里从IBIS模型中得到信号的上升时间Tr=0.3076ns,与信号在传输线上的传输时间相当，所以必须要考虑信号完整性问题，这里由于我们进行了较好的信号端接，很好地抑制了信号的反射。在实际的PCB布线中就可以选取此长度以及端接形式的PCB布线。
此种情况下眼图如图5所示

                               
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图5 差分信号等长时接收端信号眼图
当差分信号不等长时，如图6所示

                               
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图6 差分线不等长布线时的情况
如图6所示，CLK-时钟信号由于走线问题出现了不等长现象，对于这种情况下DDR2信号接收端势必会出现CLK+和CLK-相位延迟的情况，仿真结果如图7所

                               
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a)接收端CLK-信号反相后信号形式

                               
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b)接收端实际差分信号CLK+和CLK-形式
图7 差分线不等长布线时接收端接收到的信号波形
这里说明一下，为了更好地看出接收端两个差分信号的延时差，把DDR2接收端CLK-信号反相后得到的信号波形如图a)(下面情况类似)，图b)是实际的信号波形。从图中波形可以看出接收端差分时钟信号出现了74ps的信号延迟，根据公式(1)的要求，在上升时间Tr=0.3076ns的前提下，差分线最大长度差约为370mil,而PCB中两条差分线的长度差约为250mil，虽然PCB布线中差分信号的长度差没有超过最大的临界范围，但是已经与临界值可比拟，对系统来说是一个很大的隐患，当信号速率再高一些的时候，此时的差分信号长度差就已经不符合要求。此种情况下就需要注意修改PCB布线，使差分线长度尽量保持一致。一般来说，最简单的放方法就是通过添加蛇形走线，使两条差分线长度一致。从而使两条信号线时序一致。
这里我们分别仿真了蛇形线加在差分线一端以及加在差分线中间时信号的波形情况，分别如图8、9所示。

                               
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图8 蛇形线在差分线一端                                                              图9 蛇形线在差分线中间
图8 为蛇形线位于差分线一端时PCB走线情况，图9 为蛇形线位于差分线中间时PCB的走线情况，图10、11分别为这两种情况下DDR2接收端时钟信号的波形。

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这个才是画板的重点，需要好好学习

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