DDR引脚芯片功能描述

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A0-A9，A10/AP，A11，A12/BC#，A13：为地址输入，为 ACTIVATE命令提供行地址,同时为READ/WRTE命令提供列地址和自动预充电位(A10),以便从某个Bank的内存阵列里选出一个位置。LOAD MODE命令期间,地址输入提供一个操作码。地址输入的参考值是 VREFCA。
A12/BC#:在模式寄存器(MR)使能时,A12在READ和 WRITE命令期间被采样,
以决定burst chop(on-the-fly)是否会被执行(HIGH=BL8执行 burst chop),或
者LoW-BC4不执行 burst chop
BA0, BA1, BA2：是Bank地址输入，定义 ACTIVATE,READ、 WRITE或 PRECHARGE命令是对哪个Bank操作的。
BA[2:0]定义在 LOAD MODE命令期间哪个模式(MR0、MR1、MR2)被装载,BA[2:0]的参考值是ⅤREFCA
CK. CK#：差分时上钟输入,所有控制和地址输入信号在CK上升沿和CK#的下降沿交叉处被采样,输出数据选通(DQs,DQS#)参考与CK和CK#的交叉点。
CKE：时钟使能。使能(高）和禁止(低)内电路和DRAM上的时钟。由DDR3
SDRAM配置和操作模式决定特定电路被使能和禁止。CKE为低,提供 PRECHARGE POWER-DOWN和 SELF REFRESH操作(所有Bank都处于空闲),或着有效掉电（在任何Bank里的行有效)。CKE与掉电状态的进入、退出以及自刷新的进入同步。
CKE与直刷新的退出异步,输入Buffer(除了CKE、CK#、 RESET#和ODT)在POWER-DOWN期间被禁止。输入Buffer(除了CKE和 RESET#)在SELF REFRESH期间被禁止。CKE的参考值是ⅤREFCA。
CS#：片选信号。使能(低)和禁止(高）命令译码,当CS#为高时,所有命令被屏蔽、CS#提供了多Bank系统的Bank选择功能,CS#是命令代码的一部分，CS#的参考值是 VREFCA
DM：数据输入屏蔽。DM是写数据的输入屏蔽信号,在写期间,当伴随输入数据的DM信号被采样为高时,输入数据被屏蔽。最然DM仅作为输入脚,但是,DM负载被设计成与DQ和DQS脚负载相匹配。DM的参考值是 VREFCA。 DM可选作为TDQS。
ODT：片上终端使能。ODT使能(高)和禁止(低)片内终端电阻，在常操作使能时,ODT仅对下面的引脚有效Q[7：0]、DQS、DQS#和DM。如果通过LOAD
MODE命令禁止,ODT输入被忽略。ODT的参考值是 VREFCA。
RAS＃,CAS＃,WE#：命令输入，这3个信号,连同CS#,定义一个命令,其参考值是ⅤREFCA。
RESET#：复位信号,低位有效,参考值是VSS,复位的断言是异步的。
DQ０-DQ７：数据输入/输出。双向数据,DQ[7:0]，参考值是 VREFDO
DQS，DQS＃：数据选通。读时是输出,边缘与读出的数据对齐。写时是输入,中心与写数据对齐。
TDQS,TDQS#：输出信号，终端数据选通。当TDQS使能时,DM禁止,TDQS和TDDS提供终端电阻。
VDD：电源电压,1.5V±0,075V。
VEDO：DQ电源,1.5V±0.075V。为了降低噪声,在芯片上进行了隔离。
VREFCA：控制、命令、地址的参考电压。 VREFCA在所有时刻(包括自刷新)都必须保持规定的电压。
VREFDQ：数据的参考电压。 VREFDQ在所有时刻(除了自刷新)都必须保持规定的电压。
VSS：地．
VSSQ：DQ地， 为了降低噪声,在芯片上进行了隔离
ZQ：输出驱动校准的外部参考，这个引脚应该连接240欧姆电阻到VSSQ

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谢谢分享，很详细的说明