[技术讨论] 大家觉得Logic里面的CAE封装画多大合适呢?

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查看2805 | 回复13 | 2018-11-8 22:46:46 | 显示全部楼层 |阅读模式

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为了能原理图纸大小合理,大家觉得Logic里的CAE封装画多大呢?电阻电容电感IC等的引脚用多长?2D线画几个栅格等等?
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益达 | 2018-11-9 11:32:53 | 显示全部楼层
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tiger5z | 2018-11-10 15:59:38 | 显示全部楼层
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jeeson196 | 2018-11-11 21:12:38 | 显示全部楼层
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wangzyx | 2018-11-12 22:21:08 | 显示全部楼层
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ami | 2018-11-13 09:03:17 | 显示全部楼层
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夜空星 | 2019-10-15 19:30:09 | 显示全部楼层
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the_lagacy_ | 2019-10-17 08:44:26 | 显示全部楼层
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xiaohehe2 | 2019-12-12 13:29:19 | 显示全部楼层
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向心飞翔 | 2019-12-18 11:00:08 | 显示全部楼层
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