FPGA到DDR3的差分时钟一拖二，该怎么设计？

tiger_elf · 发表于 2019-2-28 14:49:46

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DDR芯片是1.35 1.5兼容的
AVNET的原理图，外挂两个DDR3，
差分时钟并联80.6欧姆电阻，
但是不知道是否是时钟从这个电阻处一分为二通往两个DDR芯片，还是放在FLY-BY的最后一个芯片末端

还有一种做法比较奇特各自接51欧姆电阻然后通过一个电容上拉到1.5V，地址线用51欧姆的上拉

megar · 发表于 2019-3-1 08:55:06

love欣 · 发表于 2019-3-1 08:59:47

tiger_elf · 发表于 2019-3-1 09:32:46

到底这个匹配电阻该放在末端还是中间？

tiger_elf · 发表于 2019-3-1 09:34:05

这个是放在末端，说是仿真效果不错

wang7812 · 发表于 2019-3-1 19:50:02

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[问题求助] FPGA到DDR3的差分时钟一拖二，该怎么设计？