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逆天PCB论坛»论坛 › PCB培训专栏 › PADS-190220高级班 › 学生作业 › 项目一 DDR ADD_CTR_CLK 走线

项目一 DDR ADD_CTR_CLK 走线

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查看779 | 回复2 | 2019-3-11 16:33:11 | 显示全部楼层 |阅读模式

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同组同层 DDR ADDR_CTR_CLK走线比较头大，走到后来拉通就好，也不管差分了，可能还影响了DDR外的走线
数据线老师已拉通，自己在琢磨
问：差分线满足阻抗要求，线距是7，这个走不了怎么办？
布线时阻抗要求和走线矛盾时怎么办？
DDR.jpg

NT96663 1.0-xia20802.zip (261 KB, 下载次数: 1)
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十月的皮皮 | 2019-3-12 07:50:31 | 显示全部楼层
加油！！！！
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love欣 | 2019-3-13 09:08:49 | 显示全部楼层
      
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