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项目一 DDR ADD_CTR_CLK 走线

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同组同层 DDR ADDR_CTR_CLK走线比较头大,走到后来拉通就好,也不管差分了,可能还影响了DDR外的走线
数据线老师已拉通,自己在琢磨
问:差分线满足阻抗要求,线距是7,这个走不了怎么办?
布线时阻抗要求和走线矛盾时怎么办?
DDR.jpg

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