DDR3基本概念 - 存储单元结构和原理

一个基本存储单元结构图如下图, storage capacitor为一个基本存储单元，当access transitor被选通时，可读可写：
watermark,type_ZmFuZ3poZW5naGVpdGk,shadow_10,text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3RiempfMjAwMA&#6 (19.3 MB, 下载次数: 0)

2020-2-28 15:53 上传

点击文件名下载附件



一个4行3列的DDR 存储器如下图所示：
watermark,type_ZmFuZ3poZW5naGVpdGk,shadow_10,text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3RiempfMjAwMA&#6 (45.05 MB, 下载次数: 0)

2020-2-28 15:53 上传

点击文件名下载附件



上图中蓝色的为bit line。相邻行的对应bit的bit line之间有一个两个反相器首尾相连的sense amplifier。红色的为word line，连接了同一行的所有的存储电容的transistor的栅极。

DDR只能选中其中一行，不可同时对两行进行访问。

读操作原理：

如上图所示，预充电开关闭合，旁路了sense amplifier，所有的bit line都被充电至1/2 VDD。
预充电关闭，因bit line足够长，其可短时间维持1/2 VDD的电压值。
所访问行的word line打开，则与存储电容连接的晶体管导通。
若电容储存值为1，则存储电容将向bit line充电。因bit line电容远大于存储电容，bit line 电压会冲至略大于1/2VDD。
若电容储存值为0，则bit line将向存储电容充电。bit line电容电压将小于1/2VDD。
sense amplifer将放大其两端奇偶行bit line的电压差别，直到一端是稳定的高电平，而另一端是稳定的L电平。其输出将锁存到行latch，由于整行都被锁存，对该行中的每一个地址的读访问不需要额外的延时。
一旦sense amplifier的两端稳定，存储电容将被sense amplifer的输出所刷新。由于bit line较长，sense amplifer电平传输到存储电容需要一定的时间。
一旦读取结束，word-line被关闭。sense amplifier被关闭（旁路），所有的bit line重新开始预充电。
写操作原理：

所对应的sense amplifer被强制置为某一个电平，然后由其对存储电容充电或放电。
————————————————
版权声明：本文为CSDN博主「tbzj_2000」的原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接及本声明。
原文链接：https://blog.csdn.net/tbzj_2000/article/details/88042986

学习了！

          

学习一下

支持

  

清心如水:    (2020-02-29 09:20) 

                               
登录/注册后可看大图