TA的每日心情 | 开心
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随着高速SerDes的信号速率越来越高，对于PCB也提出了新的要求，从单纯的走线阻抗，到整条链路的阻抗控制。而差分耦合电容位置的阻抗控制是我们经常会遇到的一个问题。调整电容间距，对相邻层进行掏空，将阻抗匹配到100Ω，这类设计似乎并不复杂。（下图是一个典型的0201差分耦合电容设计）
但是想要保证实物也能精确的匹配，似乎并没有那么容易。
首先，我们要注意一点，那就是我们在优化设计时的一些叠层参数可能与板厂的生产参数并不一致，介质厚度，材料参数都有可能进行调整。以板材的Dk值为例：
虽然都是S1000_2M这个板材，但是我们看到不同的PP型号，不同的频率下，材料的性能都会有差异的。这个就需要我们与板厂事先确认好型号，并在优化时将材料Dk值设置为频变。
更新过后的叠层如下，两者之间还是存在一定差异。
这两者之间的差异我们可以通过设计前期的沟通来将其消除，保证最终生产的正确性。但是仅仅这样，最后做出来就一定没有问题吗？要知道，板厂可是不管控走线以外的阻抗。加工偏差造成的影响我们是否可以接受呢？下面我们就来具体分析一下。
对于耦合电容位置，在PCB生产中的加工偏差主要有下面4个：
1. 叠层结构（铜厚&介质厚度）
2. 表层图形尺寸（焊盘大小）
3. 内层图形尺寸（掏空大小）
4. 层间对位
按照常规的加工偏差，我们分别对上面4项进行对比分析：
我们可以看到，类似层偏这一类的误差对于阻抗的影响并不大（<1Ω），基本可以忽略。而像铜厚，图形误差则会产生较大的影响（3Ω左右）。3Ω的阻抗偏差似乎也可以接受，但是这只是单个因素的影响，我们将所有因素进行综合分析，就会发现最终的偏差达到了10Ω。这已经是一个较大的偏差。
也就是说，如果我们就这样将资料交付给板厂，所有的要求都按常规处理的话，最终的阻抗偏差已经接近+/-10%，这个结果似乎还在接受范围之内。但是我们还没有考虑焊接对阻抗的影响。下面我们就通过仿真，来模拟焊接时可能会出现的阻抗偏差。
首先是焊锡量，一般来说，会存在3种情况，少锡，正常，多锡。
其次，我们还需要考虑焊接过程中的器件偏移。(按IPC标准25%，X，Y轴独立)
可以看到，焊接过程还是会对阻抗产生一定的影响。
焊接带来的影响加上之前制板过程中的偏差，总的误差已经超过了10%。也就是说，如果我们就这样将资料交付给板厂，所有的要求都按常规处理的话，最终的产品是有可能达不到要求的，我们必须要有额外的举措来保证最终的产品能够完全符合要求，而不是全靠运气。
对于焊接产生的影响，目前基本上没有什么太好的办法，其基本上取决于贴片厂的工艺能力，加上其影响相对PCB板的影响较小，我们主要还是考虑从PCB上进行优化。
我们从两个方面来考虑这个问题。
首先，我们可以将加工的管控要求提高。
对于外层铜厚，我们可以限定成品铜厚的具体要求，例如50um，而不是简单的Hoz+Plating。这样其实可以对铜厚的最小值做成限定，而之前的结果我们也可以看到，铜厚越大，阻抗的差异性会越小。
对于焊盘，常规的要求为+/-20%(测量上边界),我们也可以限制其要求让其保证精度为+/-2mil（能力好的板厂可以更小）。
对于介质，首先我们要保证设计层叠与加工层叠的一致性，其次，关于压合厚度，PP的压合偏差，现在一般都是要求+/-10%，提升的空间不多。而core虽然在压合过程中变化较小，但是会存在来料偏差（一般也为+/-10%），我们可以要求板厂进行来料检验。保证core的厚度的精确性。
我们再来看一下限定了加工要求之后的阻抗偏差。
现在的整体偏差在4Ω左以内，这个阻抗偏差就完全可以接受。
这种方法直接有效，但是毫无疑问会增加成本。所以我们需要确认哪些偏差的影响更大，优先提高其加工要求，避免无谓的成本增加。
另外，我们也可以从设计端来尝试对其进行优化。
我们重新调整叠层，并将电容间距拉开，重新匹配100Ω。
这个设计里面，我们规避掉了内层掏空和层间对位对最终阻抗的影响。同样，我们对比分析一下加工偏差对最终阻抗的影响。
与之前的结果进行比对后，我们可以发现，各个偏差对阻抗的影响与之前相差不大。但是我们没有了掏空层，就不需要再考虑内层图形的加工偏差和对位偏差了。
综合分析后，整体的偏差如下：
整体的偏差在6Ω以内，虽然没有方案一的效果好，但已经较之前要小很多了。这样，我们无需增加额外的成本，也可以让最终的成品满足要求。
通过今天的这个例子，相信大家对加工偏差和阻抗的关系有了一定的认识，实际上，类似电容，过孔，连接器等一些特殊的阻抗控制点，在现有的工艺&测试条件下，板厂还无法做到和走线阻抗一样去控制，但是终端客户有时又有这个需求，这时就只有我们自己针对设计和板厂工艺能力进行优化，并提出相应的加工要求，来保证最终的成品阻抗满足要求。 |
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发表于 2020-3-4 08:44:40
