如何克服MRAM关键工艺挑战？

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MRAM的基本结构是磁性穿隧结，由两个铁磁层组成，两个铁磁层之间由绝缘穿隧障壁隔开...

磁性随机存储器 (MRAM)是一种利用磁态储存信息的非易失性存储器 (NVM)，MRAM的基本结构是磁性穿隧结(MTJ)，由两个铁磁(FM)层组成，两个铁磁层之间由绝缘穿隧障壁隔开(参考图1)。当两个磁性层的磁化强度平行时，电子容易从一个磁性层穿隧到另一个磁性层，从而形成低电阻状态(RP)。
然而，当两个磁性层反平行时，电子穿隧变得困难，从而导致更高的电阻状态(RAP)。穿隧磁阻(TMR)是MTJ最重要的参数之一，量化了我们区分高阻状态和低阻状态的能力，透过操纵其中一层的磁化强度，可以在结中将信息储存为“1”(R值高的状态)和“0”(R值低的状态)，然后可以藉由量测结电阻来读取数据。透过施加外部磁场或在连接处产生脉冲电流，可以改变层的磁化方向；后者利用一种称为“自旋转移矩”(spin-transfer torque，STT)的效应来改变极化电子的磁化强度。
图1：当两个铁磁(FM)层处于平行和反平行配置时，MTJ的基本结构。（来源：KLA公司）

STT-MRAM具有出色的工艺微缩能力，并且可以很容易地整合到当前的晶圆工艺中。与需要不断刷新的DRAM不同，STT-MRAM储存数据并不需要消耗功率。用MRAM代替DRAM可以防止数据丢失，并使计算机无需等待软件激活就可以立即启动。 STT-MRAM的密度比SRAM高，其读写速度也高于闪存，耐久性也更好。所有这些优点使STT-RAM成为替代某些应用程序中现有内存当中最具吸引力的候选者，并可能最终成为通用内存的解决方案。
图2显示IC产业中的内存阶层结构(memory hierarchy)。横轴表示内存/储存装置的容量(volume/capacity)，纵轴表示内存组件的速度。过去，高速暂存内存和主存储器之间，以及主存储器和储存装置之间存在速度差距，如今许多新兴的非挥发内存(NVM)已开始缩小这些差距。相变化内存(PCM)，电阻式随机存取内存(RRAM)和MRAM已经在某些应用程序中用作嵌入式NVM，例如微控制器(MCU)。
在未来的几年中，MRAM或许可以取代某些SRAM，用于更接近核心处理器的高速缓冲存储器。从长远来看，一旦可以进一步提高其密度，就可以预期MRAM以及PCM或RRAM可以用作储存级(storage class)内存解决方案。
图2：过去、现在和未来的运算设备内存阶层结构。（来源：KLA公司）

关键应用与制造商


如今的STT-MRAM越来越多地用于嵌入式内存应用之中，以取代闪存、EEPROM和SRAM，有多家逻辑组件IDM /晶圆代工厂正在提供嵌入式STT-MRAM解决方案：包括台积电(TSMC，22nm ULL CMOS)、三星(Samsung，28nm FD-SOI)、GLOBALFOUNDRIES (22nm FD-SOI)、英特尔(Intel，22nm FinFET)。
在不久的将来，我们将看到嵌入式STT-MRAM (eMRAM)出现在诸如物联网(IoT)、微控制器(MCU)、汽车、边缘运算和人工智能(AI)等应用中。美国业者Everspin Technologies还提供了几种独立的MRAM产品，锁定包括航天、汽车、储存、工厂自动化、IoT、智慧能源、医疗和工业机器控制/运算等应用。
从市场角度来看，尽管NAND和DRAM将在未来几年保持主导地位，但是MRAM预计将会有显著成长。根据市场研究机构Yole Développement报告，到2024年STT-MRAM市场可望达到 18亿美元规模(包括12亿美元规模的嵌入式方案，以及约6亿美元的独立组件)，2018到2024年间的复合年成长率为85%，总产量超过30万片晶圆(wafer production volume)，同期间复合年成长率为126%。
图3：Yole Développement的MRAM市场报告。（来源：Yole MRAM Technology and Business 2019 Report）

MRAM工艺挑战


MRAM组件通常在半导体晶圆厂的后端(BEOL)工艺生产，关键工艺步骤包括：
(1)底部电极的形成(参考图4)：经由传统图案化(patterning)与镶嵌工艺(Damascene process)形成的底部电极层需要抛光至平坦，并为MTJ堆栈沉积提供超光滑的表面。在这个步骤中，测量和控制底部电极的平滑度对组件性能至关重要，必须控制和监控金属电极的最终高度，同时也必须毫无缺陷。
图4：MRAM底部电极(BE)形成。（来源：KLA公司）
(2) MTJ堆栈沉积(参考图5)：MRAM是使用单个一体化的机台进行物理气相沉积(PVD)，可以精确地沉积20至30个不同的金属和绝缘层，每个金属层和绝缘层的厚度通常在0.2至5.0nm之间。必须精确测量和控制每一层的厚度、均匀性、粗糙度和化学计量。氧化镁(MgO)膜是MTJ的核心，它是在自由层(free layer)和参考层(reference layer)之间形成障壁(barrier)的关键层，需要以0.01nm的精度进行沉积，以重复实现目标电阻面积乘积(RA)和隧道磁阻(TMR)特性。RA和TMR是决定组件性能、良率和可靠性的关键参数，甚至只有几个缺失的原子也会严重影响RA和TMR，这解释了为什么量测在MRAM制造中如此重要。
图5：典型的MRAM堆栈沉积范例。（来源：KLA公司）
(3)磁退火：沉积后的堆栈退火确定了参考层(MgO下方的界面)和MgO穿遂障壁的晶体取向。通常，MTJ在高温下在磁场中退火，以改善材料和界面质量并确定磁化方向。在此步骤之后，为了进行工艺控制需要对MTJ的电和磁特性进行监控。这些是制造MRAM的关键在线量测(inline metrology)步骤。
(4) MTJ柱图案化(参考图6)：MRAM单元通常是直径约20~100nm的圆形柱。从光罩到光阻，从光阻到MTJ迭层的图案转移需要精确控制，从而使组件正常运作。透过非透明的MTJ堆栈进行微影迭对图案对准(Lithography overlay patterning alignment)是一个挑战。离子束蚀刻必须保证支柱蚀刻后完好无损，并且在MTJ底部电极上停止蚀刻的同时，不会在其侧壁留下金属再沉积。蚀刻腐蚀、损坏和沿MgO暴露层的金属再沉积是关键问题，必须在此步骤中进行监控。监视和控制最终MTJ柱的高度和形状(主要是在MgO接口)以及柱的直径对于实现均匀的单元图案至关重要，这反过来又使得MRAM单元的开关分布最小化。最后，封装层覆盖了所有内容，以保护MTJ组件。该层必须毫无缺陷，并且其厚度必须满足规格要求。
图6：蚀刻的MRAM柱(在封装层之前)。（来源：KLA公司）
(5)顶部电极的形成：顶部电极的形成与底部电极非常相似，其关键是图案对准。在最终结构中使用双重镶嵌工艺(dual damascene process)、CD、形状、轮廓和深度以及任何类型的缺陷都很重要 。

为MRAM工艺打造的量测方案


半导体工艺控制和支持技术供货商KLA对MRAM作为一种新兴的NVM技术的前景感到振奋，为IC制造商提供了一系列解决方案的组合，可帮助加速MRAM产品开发，确保成功实现量产并在生产中取得最佳良率。这些技术解决方案包括：
使用光谱椭圆偏振(SE)技术进行膜厚度和化学计量的测量，这些技术为MTJ迭层沉积提供了重要的关键参数。
使用散射测量和成像的迭对量测系统进行图案对准(patterning alignment)量测，使用光学散射测量CD和形状计量系统进行关键尺寸和3D组件形状测量以及run time patterning control数分析，以优化MRAM cell patterning 组件迭对、CD和形状。
MRAM堆栈沉积的电磁特性，可使用CAPRES电流平面穿隧(CIPTech)和MicroSense磁光Kerr效应，提供对预计的最终电池性能的早期反馈(MOKE)技术。CAPRESCIPTech是一种12点探针电阻技术，可在产品晶圆图案化之前，针对MTJ迭层进行沉积、退火和磁化后的TMR和RA测量。MicroSense Polar Kerr MRAM (PKMRAM)则表征了磁性能，例如自由层和固定层的矫顽场，以及多层MTJ堆栈在沉积、退火和在毯覆薄膜或有图案的晶圆上磁化。这种非接触式全晶圆技术可测量自由层和固定层的磁性。
一系列控片和在线产品晶圆缺陷检测和检视系统(取决于灵敏度和采样要求)，可以在线检测关键缺陷，帮助工程师发现并解决可能影响良率和组件性能的工艺问题。
In-situ process control wafers，透过在工艺反应炉中撷取和记录参数并用于可视化、诊断和控制工艺条件。