基于PADS软件对高速电路的设计与实现

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[paragraph]电子技术的飞速发展变化给板级设计带来许多新问题和新挑战。首先，由于高密度引脚及引脚尺寸日趋物理极限，导致电路极低的布通率;其次，由于系统时钟频率的提高，引起的时序及信号完整性问题;高速数字电路(即高时钟频率及快速边沿速率)的设计将成为主流。
PADS(PeroonaI Automated Design Systems，个人自动设计系统)Logic9.0是一个功能强大、多页的原理图设计输入工具，具有在每页进行快速存取、在线元件编辑、库管理方便简洁等特点，所有这些都为PADS Layout提供了高效的电路板设计环境，提高了由原理图设计链接到PCB制版的转化效率。PADS Layout9.0是一个复杂的、高速印制电路板设计软件。它具有快速交互布线编辑器(FIRE).它的这一功能在众多的交互布线模式中独树一帜，由于FIRE采用强大功能的算法，布线完成后很少需要用户修改调整，可以使用户在布线时节省大量时间，提高效率。对表贴元件等细小焊盘间距、对高速布线的约束条件设定、对图形用户界面的定制等方面功能，PADS Layout9.0软件都是无可挑剔的。由于PADS Logic9.0和PADS Layout9.0两软件运行速度快，加之功能强大，有些简单的操作可以实现复杂的功能、快捷键方便、视窗宽等优点。
PADS软件好用，易上手，是现在市场上使用范围最广的一款EDA软件，适合大多数中小型企业的需求;而且高端软件(如Cadence allegro)能实现的功能PADS软件也都能实现。经过对多年的EDA设计经验的总结，我认为利用PADS软件中的差分和等长走线等功能实现高速电路布线是一个很好的选择。下面，就以Hi3511器件组合为例进行具体介绍。
1 板层结构设计
板层的结构是决定系统的EMC性能一个很重要的因素。一个好的板层结构对抑制PCB中辐射起到良好的效果。现在常见的高速电路系统中大多采用多层板而不是单面板和双面板，板层结构的设计应注意以下几个方面：
1)一个信号层应该和一个敷铜层相邻。
2)信号层应该和临近的敷铜层紧密耦合(即信号层和临近敷铜层之间的介质厚度很小)。
3)电源敷铜和地敷铜应该紧密耦。
4)系统中的高速信号应该在内层且在两个敷铜之间，这样两个敷铜可以为这些高速信号提供屏蔽作用且将这些信号的辐射限制在两个敷铜区域。
5)多个地敷铜层可以有效的减小PCB板的阻抗，减小共模EMI。
要满足以上要求，推荐使用8层板的设计，其层叠结构如下：
①TOP层：信号层(器件层)
②第二层：地平面层
③第三层：信号层
④第四层：地平面层
⑤第五层：电源平面层
⑥第六层：信号层
⑦第七层：地平面层
⑧BOTTOM层：信号层(器件层)
但考虑到成本因素，我们将Hi3511模块电路的板层定义为6层，其层叠结构如图1所示。

                               
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图1 板层结构

2 元器件的布局
元器件布局是制作PCB的重要环节，布局是否合理直接影响电路的性能，在布局时应注意以下几个方面：
1)先确定与结构关系密切的元件位置，如定位孔、连接器等。
2)遵照“先大后小，先难后易”的布局原则，先摆放核心器件或者是较的的器件，再以其为中心摆放周围的电路元器件。例：先确定Hi3511的放置位置，再将其周围的元器件按电路关系摆放的合适位置。
3)布局时应将高电压、大电流信号与低电压、小电流信号分开;数字信号与模拟信号分开;高频信号与低频信号分开。
4)接口芯片尽量靠近变压器或连接器。
5)时钟电路连线尽量短，并远离敏感电路。
6)滤波电容放置距离电源管脚越近越好。例：DDR2 SDRAM的每一个电源管脚旁边都加了至少一个去耦电容，如图2所示。

                               
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图2 去耦电容排列

7)源端的串联端接尽量靠近源端放置，并行端接尽量靠近接收端。例：如图3所示是Hi3511与DDR2_CLKOP、DDR2_CLKON的端接匹配结构，由图可知，33Ω的串联匹配应该尽量靠近Hi3511端而100Ω的并联差分匹配电阻应尽量靠近DDR2端。

                               
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图3 Hi3511与DDR2_CLKOP，DDR2_CLKON的端接匹配结构

3 布线
PCB布线是EDA设计的重要环节，是系统能否正常有效工作的关键因素。下面简单介绍一下PCB布线中要注意的一些问题。
1)阻抗控制
阻抗控制的PCB板是指PCB板上所有网络的阻抗都控制在一定的范围以内，如20～75Ω。
在Hi3511模块中，希望我们把走线的特性阻抗控制在50Ω，差分走线的特性阻抗控制在100Ω，通过对叠层的分析，在PADS软件中将普通走线线宽定义在5mil，最小间距为5mil，单独定义几个差分对走线宽度为4mil，间距10mil，这样画出的PCB图基本能满足阻抗控制要求。
2)走线间距的大小。一般常用到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。
3)走线的规则设定等级
①在PADS软件中可以对不同的走线进行不同的规则设置。如普通信号线我们进行常规设置，如图4所示，只规定线宽间距等。在布线过程中也主要遵循一般的原则就好。如：走线尽量短，尽量走直线或135°角的折线，电源和地引线尽量短、尽量粗等。

                               
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图4 走线的规则设定

②可以将需要等长走线的网络先进行分组，在布线过程中，应采用分组布线的方法。先连通一组中的每一个网络，然后查询网络的长度，从中找到最长的一个作为参考，定义本组网络的长度，如图5所示。本组中其余网络进行蛇行走线，并调整其长度，以达到规定要求。

                               
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图5 等长走线的设置

③对于差分信号，应尽量不打孔走在靠近地平面的内层，并需要单独设定线宽和间距，如图6所示。在走线的时候要注意尽量短，且两根线要严格等长。

                               
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图6 差分信号设置

4)布线步骤
①先布地线(电源线)：我们可以从元器件的接地(电源)管脚直接引线出来就近打孔和地(电源)层相连，并且连线尽可能的短且粗。
②综合信号的优先级别(如时钟信号、差分线、等长线等)和布线密度情况选择选择布线的优先顺序。再按相应的规则进行布线。
如在Hi3511模块中，连线最多，要求最复杂的就是与DDR2 SDRAM之间的连接，硬件设计指南中建议将数据信号、地址信号、控制信号、时钟信号等所有线的长度相等，则效果达到最优，偏差范围为±50mil.并建议时钟信号的走线长度小于4.5英寸。我们将数据信号、地址信号、控制信号、时钟信号分成不同的组，进行分组布线。从布局图中我们可以看出数据信号是所有信号线中路径最长的。故此，我们先对数据信号进行布线，采用蛇行走线使数据线达到等长，其走线偏差控制在20mil中。经测量数据信号网络的实际布线长度为3430±20mil，满足时钟信号的走线长度的要求，故将此长度作为地址信号、控制信号、时钟信号等线的长度依据，将其它信号进行分组蛇行走线，以满足长度要求。在这里还要注意每组信号线与其他走线之间的间距要大于20mil。时钟等重要信号要尽量走到第三层，并用地进行隔离。布线结果如图7所示。

                               
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图7 布线结果

4 电源分割
现在系统的工作电源多为多个电源，那么在实际的操作中就需要研究电源层的分割问题。
1)电源分割过程中即要保证同一组电源包围在一起又要注意不要跨信号线进行分割。即要保证信号有良好的回流路径。
2)电源层比地层内缩20H，H为电源层与地层之间的距离。
5 结论
通过对Hi3511模块的PCB设计实践，充分说明了，只要我们掌握了高速电路设计的基本规则和技巧，结合PADS软件对布局布线进行的各种规则约定，并使用差分和等长走线等各种强大的功能，进行高速电路设计是一个很好的选择。