3D IC设计很难吗，究竟离我们有多远？(图文)

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3D IC设计时需要考虑哪些方面？

在芯片设计的传统理念来看，单个die集成大量功能模块，并且在不同的功能片区链接的引线越短越好似乎是设计人员的共识。但是其对于封装后的颗粒功率和尺寸又带来了新的挑战，毕竟在出货量最大的移动电子设备（手机、平板、智能手表等）其“寸土寸金”的空间会给设计人员带来巨大的挑战，因为没有人愿意带一个比胳膊还粗的手表，当然如果设备能开发成折叠或者卷曲的那将自然是另一个讨论的话题。

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（图源：自网络）

但是近年来3D IC设计对于芯片功能和封装尺寸带来了一个前所未有的平衡机会。将CPU和缓存和存储模块结合到一起，用垂直堆叠凸点（bumper）键合的方式，将各种异构芯片封装在一起，可以大大降低其系统功率和封装面积。但是其内部设计和硅通孔和介质通孔（TSVs和TDVs）要变得更加困难。所以，想要实现一个复杂的3DIC 产品，需要在设计初期考虑到方方面面，并且还要进行大量的研发投入:
系统级结构分区(不同芯片之间的排布)
所有模块的I/O分配，包括信号和功率分配网络(PDN)
由 I/O任务驱动的die布置图的前期规划
探针卡设计(满足重复在单个die与3DIC 封装之后的测试)
芯片内部信号的传输延时和匹配
直流压降分析是3DIC 规划的一个关键方面，这是由于使用硅通孔（TSV）将功率输送到3D堆叠芯片内部，必须考虑直流压降带来的功耗和散热问题。
DFT 系统结构，适用于已经开发好的模具(KGD)进行3DIC 测试
复合材料多层die热封装模型的可靠性分析
多模连通性模型的 LVS 物理验证
在最近的 IEDM 2020会议上，TSMC 发表了一篇具有强烈启发性的论文，文中不仅描述了他们最近所做的努力和解决3DIC 实现所做的取舍，并且还描述了一个实现3D IC设计的例子，其论文和演讲的要点总结如下：


SoIC 封装技术

在 IEDM 会议之前，台积电在他们的技术研讨会上详细介绍了他们的3DIC 封装产品，被称为“片上系统（ SoIC：System on IC） 。
一种(低温环境)die to die的连接技术为不同芯片之间的电气和物理连接提供支持，下图描述了可选的连接方式——即面对面、面对面的复杂组合，包括可能集成其他die堆叠的side to side封装，最顶上一层die背面接收信号和最上面的PDN 再分配层。

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另外，SoIC 组件顶部的第三个芯片上的bumper（凸点）可用于实现信号和 PDN 重新分配层的连接——TSMC还简短介绍了一个三层die堆叠芯片的案例。
在die#2上的硅通孔(TSV)为die #1提供信号和电源的连接。在die#2芯片外部区域，使用介质通孔（TDV）来连接package的PDN层和Die#1 芯片的pad。
在SoIC前期供电设计时需要考虑以下几个因素：
每个die的预估功率(特别是在Die #1 是高性能、高功率处理单元的情况下）
硅通孔和介质通孔的电流密度极限
每个die都有不同的功率分配
下图突出显示了“每个电源接地的硅通孔数量”的设计方法，为了降低电源压降和提升TSV通流量的极限，TSV数量有一个最优值——例如，图示中8个TSV就有比较好的表现。

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功率分配层的规划

开发 SoIC 的很重要的一点是并行设计，涉及到信号层和 PDN 的bumper、pad 和 TSV/TDV 位置的分配。

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上图突出显示了为 PDN层设计TSV时一系列规划步骤，TMSC用了一个face-to-face的多die堆叠封装 。原先为了结构稳定性设计的焊点（dummy bond pad）被信号和 PDN层的 TDV 和 TSV 阵列所取代。(台积电还有另一个想法是在芯片 # 1测试和最终的 SoIC 测试重新使用探针卡——这个想法会影响pad和 TSV 位置的分配。)
为了满足电源压降低的要求，需要仔细考虑CPU 芯片和 SRAM 芯片之间的TSV，而且还要考虑对整个芯片互联密度产生的不利影响。


可测试性设计

如下图所示，另一个主要考虑因素是 SoIC 的 DFT （design for testability）体系结构，以及如何使用完成跨芯片的连接性测试。

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TSMC 演示了最终的(N5 + N7) SoIC 设计，其拥有15% 的性能增益(有合适的 L2 <span class="MathJax" id="MathJax-Element-1-Frame" tabindex="0" data-mathml="和L3" role="presentation" style="box-sizing: border-box; margin: 0px; padding: 0px; outline: 0px; display: inline; line-height: normal; word-spacing: normal; overflow-wrap: normal; white-space: nowrap; float: none; direction: ltr; max-width: none; max-height: none; min-width: 0px; min-height: 0px; border: 0px; position: relative;">和L3和L3命中率和数据延迟) ，die与die之间的垂直连接导致信号连线的距离显著缩短。与单die 2D 设计相比，SoIC 的封装面积减少了约50% 。
3D SoIC 封装技术将为系统架构师提供一个可以跨垂直互联die特殊配置的机会，并且3D垂直连接比2D的单die 设计有着连接上的性能优势(die内CPU与缓存之间的I/O接收和发生器的额外功率要小的多)。
当然在设计时还需要考量3D IC设计版图和TSV、TDV的布局（其直接影响电源压降和PDN层设计）对于芯片研发投入的影响。尽管2.5D chiplet-based 的设计方案已经被广泛采用，但是3D IC 的性能和封装空间优势相当吸引人和厂商，所以此次台积电在国际电子展上展示的芯片方案已经引起了广泛关注。


2.5D IC到3D IC的演化

当然在设计方式、加工工艺和材料方面，半导体技术还有没一蹴而就的先例，有很多人认为2.5D是目前解决摩尔定律的最优选择。2.5D是采用无源硅片制作的单纯的连接层，用于在并排放置的多个芯片实现互联，并且在联通后还将和封装的基板连接。

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2.5D IC在设计上已经有很多公司走在先列，Xilinx公司在自己SSI FPGA中就采用了这种方式，在单硅中介层实现了1万个凸点互联，并且其功耗和每瓦的I/O宽带性能提高了2个数量级。当然，在采用新的2.5D设计时，其硅中介层制造开发的良率要有极高的要求，我们可以看到在获得性能提升的同时，采用新设计也有这制造风险。
3D IC在2.5D上进一步升级，从平面排列并且特殊制造一个硅中介层到将TSV集成到芯片自身，可以有效缩小封装的体积，并进一步缩短引线长度。工艺步骤越少效果越好，其减少了一整片硅中介层的设计，但是不容忽视的是，CPU/SRAM/DRAM等芯片内部要增加大量的TSV设计，其对芯片设计和加工难度又带来了新的挑战。
半导体每一代工艺技术的进步都伴随着材料结构工艺的巨大提升，新的设计在各方面会有着无可匹敌的优势，但是其面临的挑战也是成倍数增加。无论2.5D成熟也好还是3D是未来也罢，我们首先要做的就是在设计初期规划好，在做之前要想到各种可能的因素，因为好的设计就是成功的一半。

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