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逆天PCB论坛»论坛 › EDA交流 › PADS|Powerpcb › pads logic 画线防连接不好方法

[技术文章] pads logic 画线防连接不好方法

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查看1038 | 回复4 | 2021-4-29 00:00:55 | 显示全部楼层 |阅读模式

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注意建元件的步骤，要在建CAE封装时就设计好电气栅格(G100)
即使CAE的元件外型要画小一点，可以更改电所栅格（为G50)，但是在放元件管脚时一定要改为G100
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huangweiqiao | 2021-4-29 08:12:52 | 显示全部楼层
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loongtotem | 2021-4-29 08:37:41 | 显示全部楼层
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小鑫鑫 | 2021-4-29 08:38:47 | 显示全部楼层
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danqpm | 2021-4-29 09:54:39 | 显示全部楼层
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