用了更好的板材，没想到DDR4却。。。

天道酬勤zjh · 发表于 2021-7-21 09:00:30

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作者：伟众信科技自媒体成员

今天的风儿甚是喧嚣，深南大道上车水马龙，科技园的某栋大厦内，攻城狮雷豹继上次解决了阻抗测试问题后，又做了一个很有意思的项目，背景如下：

某款CPU芯片的DDR4仿真。设计采用的是单面fly-by，一拖九颗粒设计。运行的数据速率为3200Mbps。

手绘结构如下：

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看它的结构也是平平无奇，想必是个常规的CASE。

雷豹按部就班，设置层叠，搭建模型，编辑码型-----RUN，先抽取一根地址信号，直接观察信号质量最差的DDR颗粒-U1的眼图和波形：

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虽然U1的眼图和波形看起来抖动很大，裕量很小，但距离判决标准的电平还是有一定距离。总而言之，结果是PASS。

作为一个仿真工程师，精益求精是我们一贯秉持的，怎么才能继续优化信号质量？雷豹仔细检查了PCB，考虑了些常规操作，没有太多优化的空间，那果断换成高速板材会不会有改善呢？

Duang的一下，很快哦，就换成了M6g的板材，接着设置好层叠参数，控制好之前相同的阻抗，信号拓扑不变，开始第二轮仿真。

继续观察U1的眼图和波形。

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结果最差的点居然碰到了判决标准的电平？？？你不要过来！

普通损耗的FR4板材信号质量满足要求，换成低损耗的M6g板材却出现了问题，

雷豹挠着头，陷入了沉思……

结合学习的理论知识，雷豹对这两种仿真环境进行了分析，稍微有些眉目。

大致分析原因有以下两点：

第一点：芯片驱动能力太强

仔细看了CPU的IBIS模型，驱动的上升时间很短，上升沿非常陡峭，用IBIS软件查看地址线调用buffer的Rising Waveform可以看到下图：

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选取最高电平的20%-80%，Middle模式下的上升时间仅大约56ps，按照以往的经验DDR4信号上升时间大多是在100ps-200ps之间，像56ps这个值附近的还比较少，相比而言，这样信号的上升沿变得陡峭了，也就是信号中有更多的高频分量，在不匹配的通道中也会带来更大的反射。整个拓扑拖的颗粒还比较多，这样导致虽然通道匹配做的还算可以，但地址线的信号质量却不是特别好。

第二点：由于板材的更换，M6g相比较普通FR4而言，DF由0.02变成0.004

损耗值更小，对于反射的衰减程度也是减小了，导致一些反射的能量会比普通板材累积得更多，信号更差的点会加剧变差。仿真是需要把板材损耗这个因素考虑进去的，损耗可以衰减上升沿，衰减反射带来的影响，所以说并不是换了更好的板材，DDR信号质量就更好了，不同的系统环境可能要去做详细的仿真才能确定其信号质量。

以上是地址线出现的问题，另外数据信号则不用过分考虑这个问题，本身是一拖一的结构，又有ODT（On-Die Termination），阻抗不匹配点少，拓扑相对地址稳定，原本跑出来的眼图也有很大的裕量。