摩尔定律已陷入死胡同，有何替代方案？

infowei · 发表于 2021-8-6 22:55:00

1965 年，戈登·摩尔发表了一篇非正式的简短论文，内容是要将更多组件填入集成电路。

他指出，在三年内，芯片上每个组件的最佳成本下降10 倍，而最佳数量则增加了相同的倍数，从 10 增加到 100。但是这几个数据点和他对硅芯片开发的了解——他是飞兆半导体公司的研发主管，这家公司是硅谷的种子公司——他说，在接下来的十年里，按面积划分的组件数量每年可能翻一番。到 1975 年，在他看来，多达 65,000 个组件（例如晶体管）可以安装在单个芯片上，成本不超过出版时的 100 个组件芯片。

他是对的。此外，随着晶体管缩小，它们使用的功率更少，工作速度更快，从而带来了惊人的持续成本/性能改进。1975 年，在离开仙童并与他人共同创立英特尔八年后，摩尔修改了他的“定律”，实际上只是一个观察结果，每两年翻一番。但他关于计算、通信和通用电子革命的原始论文中的其他预测已经站稳脚跟。芯片行业拥有完美的衡量标准，可以实现独一无二的滚动、良性里程碑。

从那时起，根据卡内基梅隆大学的 Erica Fuchs 教授的说法，“美国和全球经济增长的一半也归功于这一趋势及其在整个经济中实现的创新。” 现在，几乎所有工业、科学、医学和日常生活的方方面面都依赖于速度更快、成本更低且传播更广的计算机。

Fuchs 教授还有一点要说明：摩尔定律已经死了。

许多人不同意，尤其是芯片制造商。但即使它没有死，摩尔定律看起来也很不舒服，英特尔需要五年而不是两年的时间来完成其最新的工艺节点过渡。摩尔定律似乎需要越来越昂贵的生命支持。一个研究人员在麻省理工学院和斯坦福大学2018研究得出的结论，因为1970年代早期的研究和开发花在饲养的半导体成长起来的速度提高约18倍，与不断减少的有效性。然而，随着英特尔发布进入 2025 年的新路线图并承诺芯片技术的三个新迭代，以及台积电和三星也承诺快速进入 1nm 范围及以上，实际发生了什么？

问题出现了

现代芯片制造商以纳米为单位指定他们的工艺，长期以来，这是一种方便的方式来描述作为集成逻辑核心的标准金属氧化物半导体场效应晶体管 (MOSFET) 中特定特征的长度。这些平面器件具有简单的分层结构。称为栅极的开关区域位于称为源漏沟道的开关区域下方，第一个上的电压在第二个中开关电流。特征尺寸——比如 22 纳米——指的是最小的栅极长度，因此可以适应特定区域的晶体管数量。

然而，在 1990 年代中期左右，物理学开始变得无用。MOSFET 在逻辑芯片中以互补对 (CMOS) 进行配置，其中一个关闭，另一个打开以生成逻辑 1，反之亦然为 0。这意味着它们只在切换时使用电源，而不是在保持状态时使用，这意味着可以将数百万个晶体管放在芯片上而不会烧毁。但在某一点上，随着晶体管变得越来越小，它们在隔离电压和漏电流方面变得越来越差，当它们做得足够薄时，许多材料变得透明。噪声也成为一个问题，门延迟时间也是一个问题——门上的电压切换通道的速度，

第一个重大变化通常称为 FinFET，其中通道不再平坦，而是像鳍一样从芯片表面伸出。这让栅极覆盖通道的多个表面，增加它们之间的耦合，而无需更薄的绝缘层，增加密度并减少栅极延迟。TMNC 于 2002 年首次在28nm 工艺中演示，各种 FinFET 架构已被所有高端芯片制造商采用。例如，英特尔在 2012 年的 22nm Ivy Lake 架构中推出了三边栅极 FinFET。

然而，由于没有简单的门长度度量，特征尺寸失去了它所具有的任何物理意义，而成为每个新工艺的一个名称。这使得比较不同制造商的 14、10、7 和 5nm 工艺变得困难，英特尔通过准确但无益地将不涉及阶跃变化的连续迭代标记为 10+、10++ 等而使自己处于特殊劣势。在性能方面，设计与竞争对手的 7nm 相当或更好。该公司最近重新调整自己与行业的关系，路线图下降到 2 纳米，或者现在称之为 20A——埃是长度单位十分之一纳米。

相比之下，三星的 5 纳米工艺5LPE 于 2018 年推出，晶体管相距约 57 纳米，晶体管密度为每平方毫米 1.27 亿个。台积电 2019 年的5nm 工艺 N5 具有 48nm 间距和 1.78 亿吨/毫米2。英特尔的新路线图将其等效工艺 Intel 4 放到 2021 年，大约为 200 t/mm 2。

当鳍片宽度低于 5nm 左右时，FinFET物理不会扩展，这将是大多数公司的 3nm 节点。英特尔和其他公司目前的举措是在 2026 年或更早之前将 FinFET 概念扩展到 Gate All Around——GAA——顾名思义，它将通道嵌入到几乎完整的栅极涂层中。随着晶体管现在越来越像非常小的圆柱体，同样的技术也被称为纳米带或纳米片。

GAA 也正在开展工作，将标准CMOS 状态开关的两个晶体管部分合并为一个具有共享层的单一组合结构，称为互补或 CFET。在理论上，这可以使有用的晶体管密度增加一倍，并且可能是从 2nm 到 1nm 的一种方式，但还没有人致力于它或类似的设计。

为了进一步尝试让摩尔的鼻子高于表面，先进的封装技术如面对面堆叠，其中两个芯片管芯从上到下堆叠，使单个封装中的晶体管数量增加一倍——尽管不是每平方毫米硅。/

该行业已经决定要做什么。问题是如何：在这些规模上，生产线上的物理比架构更严酷。

巨大的挑战

芯片是分阶段制造的。原始硅晶圆经历了光刻、涂层、蚀刻、沉积和测试的复杂路径，所有这些都在不同的条件下，但附带条件是后续事件不会损坏任何过程——因此必须首先发生需要高温的过程，并且在更敏感的阶段之后不能重复。从正确的角度来看，2nm 仅是 10 个硅原子的宽度，而且许多事情都必须在这个规模上发挥作用。

光刻可能是最大的问题——如何印刷硅芯片。在芯片表面涂上一层光敏抗蚀漆薄膜，然后通过掩模将光的图案照射在其上。然后蚀刻剂会腐蚀未曝光的抗蚀剂，从而暴露出由掩模定义的硅部分。然后对这些暴露的区域进行适当的处理，使它们成为适合它们在成品电路中的部分的化合物。

在低纳米特征尺寸下，这的每个部分都具有挑战性。纺成的薄膜可能薄至 5 纳米，或者大约 50 个原子厚，但如果它们不能形成没有凸起或凹陷的完美光滑层，曝光过程就会有缺陷。用于曝光这些层的光必须是极紫外光，即 EUV，它的波长足够短，可以创建微小的特征。迄今为止，大多数晶圆厂都使用 193 纳米的中紫外光，通过各种光学和工艺调整，可以创建间距约为 40 纳米的特征。

台积电和三星都已开始在其 5nm 生产线上使用 EUV，用于部分而非全部工艺。台积电曾公开表示，它正在使用 EUV 进行层间连接、触点和连接组件的金属图案，以及标记需要切割其他特征的地方。

然而，为了更进一步，EUV 可能需要在每个晶圆上移动到多个掩模，因为无法在整个晶圆上一次传送足够分辨率的足够光。更少的光线意味着更长的曝光时间，这会降低产量和利润，而双重掩蔽还涉及具有相同效果的额外步骤。所有这一切都必须以比以往高得多的精度发生，这带来了严峻的工程挑战。

为了缓解这种情况，业界正在寻找各种方法，使用原子或分子级蚀刻和沉积来更精确地处理芯片区域，而不是将整个晶圆重复暴露在每个不同的阶段。凭借针对特定区域的能力，可以识别和修复表面缺陷，从而提高产量和产量。目前所有这些过程都是实验性的。

检查和测试也有问题。光学检测缺乏发现所有问题的分辨率，而另一种使用中的技术，如在电子显微镜中用电子束扫描电路，具有分辨率但缺乏制造线所需的速度。另一种技术，X 射线衍射，用于实验室；这与 1952 年用于确定 DNA 结构的想法基本相同。一束紧密的 X 射线，其波长为 EUV 的十分之一，以不同的角度穿过晶圆；可以分析通过不同电子密度区域时形成的衍射图案以揭示结构。尽管具有很高的精度，但可用于具有隐藏特征的 3D 系统，以及具有高度规则结构的内存等系统的特殊应用，由于成本、尺寸和速度不足，目前无法用于实验室生产线。与电子束检测一样，正在努力创建多束工具的工作正在进行中。

这一切的结束

尽管行业看涨，但2025 年的 2nm之路并不确定。芯片制造的经济性已经发生了巨大变化——安全与新兴技术中心 (CSET)的一份报告估计，在台积电的最后三个节点上——10、7 和 5 纳米——同等芯片的成本基本保持稳定274 美元、233 美元和 238 美元。晶圆的成本从 6000 美元左右上涨到 17000 美元，但每个晶圆的芯片数量增加抵消了这一点。然而，在从 65nm 到 40nm 到 28nm 的三节点过渡期间，每片晶圆的成本仅从 2000 美元上升到 3000 美元，而每个芯片的成本从 1,428 美元下降到 453 美元，下降了三分之二。那些日子一去不复返了。

即使通过晶体管、封装和架构变化还剩下两三个周期，戈登摩尔看到的硅驱动力已经被习惯的力量所取代。有哪些替代方案？

电气和电子工程师协会 (IEEE) 通过其国际设备和系统路线图 (IRDS) “超越 CMOS”计划跟踪有前途的技术。它报告了用于存储和逻辑的独立技术，将它们分为生产、原型和新兴技术。在五种原型存储技术中，大多数已经处于这种状态几十年了，比如相变 RAM (PCRAM)，只有一种进入了摩尔级。这就是自旋转移扭矩(STT-RAM)，它是一种相当复杂的设备，最受关注，因为它承诺强大且快速，但不能立即与 DRAM 竞争或本质上更具可扩展性。在七项新兴技术中，没有一项接近量产，更不用说到2025 年赶上硅片了。

就逻辑而言，情况同样有希望。除了一些相当传统的非 CMOS 但仍然是硅 FET 设计之外，新兴技术列表还包括晶体管激光器、Domain WallLogic——一种由微小磁线、激子、自旋波、拓扑绝缘体组成的无晶体管网络——以及一些11 项技术通常是自旋电子学和光电子学等历史悠久的研究领域中的最新想法。

不仅仅是因为一旦 CMOS 用完就没有继续摩尔定律的明确领导者，而是甚至没有一群有希望的人。摩尔定律引发了半个多世纪的密集投资，使 CMOS 变得更好，其最终结果是生产线经过精细调整以在原子级制造十亿晶体管芯片，并配备了大量工具和专业知识。到 2025 年，实验室中的任何技术都不会超越这一点。

新的发展将继续进行，特别是在非通用计算方面，例如人工智能和数值分析，因为架构已针对特定任务进行了微调。但在各个方面，摩尔定律的经济学和物理学不再适用。这是一次疯狂的旅程，与工业革命一样重要，未来几代人有很多事情需要解决。