新思推出完整Die-to-Die IP解决方案应对HPC、AI等应用挑战

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选择适当的Die-to-Die接口是影响芯片性能的重要因素。Die-to-Die接口是在同一个封装内的两个芯片裸晶间提供数据接口的功能块。为了实现功效和高带宽，它们利用了连接裸晶的极短通道的特征。这些接口通常由一个PHY和一个控制器块组成，在两个裸晶的内部互连结构之间提供无缝连接。

对于裸晶间的连接，支持以下方面的接口至关重要：

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高功效

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没有任何明显中断的短距离、低损耗信道

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低延时

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高带宽效率

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稳健、无误的性能

对于HPC、超大规模数据中心、人工智能和网络等应用，Die-to-Die接口有四个主要实例：

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扩展SoC通过虚拟连接将裸晶连接在一起，以实现裸晶间紧密耦合的性能，从而提高计算能力，并为服务器和AI加速器创建多个SKU。

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拆分SoC可以制作规模非常巨大的SoC，同时也提高良品率，降低成本，并通过将大型单体SoC分成较小的裸晶组装在一起，从而延伸了摩尔定律。

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“聚合”使不同的裸晶实现多种不同功能，以充分利用每个功能的最佳工艺节点。这种方法还有助于在FPGA、汽车和5G基站等应用中降低功耗，并减小面积。

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“分解”使中央数字芯片与I/O芯片分开，便于中央芯片向先进工艺迁移。而I/O芯片维持保守节点，以降低产品演进的风险和成本，支持重复使用，并加快上市速度。

综合的Die-to-Die IP解决方案

新思科技推出了完整的Die-to-Die IP解决方案，为HPC、AI和网络等应用提供了SoC所需的高带宽和低延时。完整的解决方案可以提供一个基础架构，并且不需要重写代码或开发桥接。该IP解决方案包括：

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DesignWare Die-to-Die控制器IP：

它与DesignWare USR/XSR PHY IP集成，为端到端的Die-to-Die链接提供了业内最低的延时，并通过错误恢复机制实现更高的数据完整性和链接可靠性。控制器IP支持AMBA CXS和AXI协议，可实现相干及非相干的数据通信。它还与Arm Neoverse相干网格网络集成，以增强多芯片、内存扩展和加速器解决方案的性能。

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DesignWare Die-to-Die PHY IP：

包括USR/XSR PHY IP，采用每通道高达112 Gbps的高速SerDes PHY技术，适用于极短和超短距离链路，并采用高带宽互连(HBI) PHY IP，以低延迟为高密度2.5D封装SoC提供每引脚8 Gbps的Die-to-Die连接。

Die-to-Die控制器和PHY IP是新思科技多裸晶解决方案的一部分，其中还包括满足HPC SoC HBM要求的DesignWare HBM IP和用于高级多裸晶系统设计与集成的3DIC Compiler统一平台。这种多裸晶解决方案有助于加快设计需要高级封装的SoC。

由于计算密集型、工作负载繁重的HPC应用日渐增多，从单体芯片到Die-to-Die架构的演进势头肯定会持续。根据持续发展的标准规范开发和设计的高带宽、低延迟IP，对确保超大规模数据中心等多种应用都至关重要

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