Candence PCBA制作流程

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生成网络表：选中DSN文件——Tools ——CreateNetlist——PCB Editor——确定——是（Y）

网络表生成后默认在dsn文件所在文件夹内生成allegro文件夹并在其中有pstxnet/ pstxprt/pstchip三个文件

注意：网络表是原理图和PCB之间的桥梁，PCB导入此网络表之后才能真正进入设计，一般生成网络表过程中常见的错误有（1）PCB Footprint填写错误或没有填写；（2）原理图中引脚名重复；（3）原理图页码重复；

三、PCB_Layout

进入Allegro PCB Design GXL界面：File——New——Board

制作PCB板框：一般之间导入结构给出的DXF文件File——Import——DXF——Edit/View layers——勾选Select all——选择subclass或设置New subclass——Map（将DXF layer映射到Subclass中）——OK——Import——Close

注意：a. DXF units中的单位需和DXF源文件设计单位一致

      b. 若在已有的板框中导入新的DXF文件，需勾选Incremental addition，否则之前           PCB板中的对象会消失

      c. 一般设置Route keepin distance 为0.5mm，Package keepin distance为5mm

设置PCB叠层：Setup——Cross-section

注意：走线层选择CONDUCTOR，平面层选择PLANE，介质层选择DIELECTRIC，内层选择CONDUCTOR或者PLANE均可，对设计没有影响。两层之间都要有一个介质层。

导入网络表：File——Import——Logic——Import Candence

注意：导入网表前必须设置好封装库路径（如上述）

设置约束管理器：Setup——Constraints

Electrical：电气规则设置，等长、差分、走线长度等；

Physical：物理规则设置，走线线宽、差分对对内线距等；

Spacing：间距规则设置，不同或相同对象之间的间距；

SameNet Spacing：相同网络间距规则设置；

Properties：属性设置

DRC：设计规则检查

放置元器件：Place——Quickplace——Place

注意：Unplaced symbol count显示为0时则表示元器件已全部放置完成

元器件布局

注意：元器件布局时建议使用交互布局，打开原理图：Options——Preferences——Miscellaneous——勾选Enale IntertoolCommunication——确定

PCB走线

PCB铺铜：Shape——Polygon（绘制多边形铜皮）/Rectangle（绘制矩形铜皮）/Circular（绘制圆形铜皮）/Select shape or Void/Cavity（选择形状为铜皮被挖空区域）/ManualVoid/Cavity（收购挖空铜皮）/Edit Boundary：编辑铜皮形状/Delete Islands：删除死铜

注意：铜皮分为动态覆铜和静态覆铜，动态覆铜会自动避让走线、过孔、焊盘，静态覆铜则不会。

PCB_LayoutDRC检查：Tools——Quick Reports-Design Rules ChecksReport

生成钻孔表：Manufacture——NC——DrillLegend——OK

注意：钻孔表位于Manufacture/Nclegend-1-8

四、光绘文件输出

shuszhao

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看一下

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junkyoung

bidezhi7777

    

小凶许