使用扩频时钟发生器减少数字系统中的EMI

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作者：Ashish Kumar
Pushek Madaan
赛普拉斯半导体

过去几十年，越来越多的应用采用数字化方式实现。数字系统很容易实施，但随着信号速度的增加，实施的复杂性也不断增加，尤其是在时钟同步，建立和保持时间，抖动等方面。

上述问题不但影响系统本身的功能，而且当高频器件运行在附近时还会造成电磁干扰(EMI)。如图1所示，电视机受到由DVD播放器引起的EMI。

外部的电磁传导或辐射会引起EMI，这可能会降低电子系统的性能，甚至可能导致系统故障。控制EMI已成为电子系统设计者面临的首要问题。



图1：电视接收受到电磁干扰。

在数字系统设计中，遇到的主要问题都直接或间接与时钟有关。高频、高压摆率以及其周期特性(占空比通常为50%)导致时钟信号成为EMI的主要来源。

此外，信号速度增加会产生更高的电磁辐射。为了控制辐射，全球范围有几个管理各种EMI标准的监管机构，以确保电子设备不会对其他设备的功能造成影响。

这些机构规定了允许的辐射上限，而辐射上限根据每个国家的具体情况可能有所变动。允许的最大辐射并不是指平均辐射，而是辐射峰值。任何信号频率违反这个规定都会导致一致性测试失败。

有多种方式可以解决EMI问题和减少辐射，包括屏蔽、滤波、隔离、铁氧体磁珠、控制压摆率，以及增加电源层和地层进行更好的PCB布线，这些方法可以单独或多种结合使用。

屏蔽是一种机械的方法，看似简单但很昂贵，不适合便携设备。滤波和降低压摆率在低频信号可能有效，但不适合如今的信号传输速度。而精密PCB布局技术，对于工程师来说往往很耗时，同时这也意味着一种布局技术仅适用于单一系统，很难移植。

另一种可有效降低EMI辐射的方法是扩频时钟。本文将详细探讨如何利用扩频时钟发生器(SSCG)减少EMI辐射。

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扩频时钟发生器

通过扩频时钟，窄带时钟信号集中的能量可以分散在更大的带宽，从而减小辐射峰值。可通过控制频率变化(?f)和调制速率来对输入参考时钟进行频率调制以更直观地显示扩频时钟，调制后的输出时钟在两个固定频率点间以一定的速度反复扫频，如图2所示。



图2：时钟信号频率调制和降低EMI抑制。(左：调制的时钟信号；右：输出频谱)

由于信号的总能量不变，并分散在更大频率范围内，所以其中所有频率的峰值都降低了。频带越宽，峰值降低越多。该技术可以将EMI峰值减少约2dB至18dB。这种可以产生扩频时钟的时钟发生器即称为扩频时钟发生器。

扩频技术的最大好处是同时调制了来自同一时钟源并与之同步的其他时钟、数据、地址和控制信号，从而降低了整个系统的EMI。此外，该技术还降低了系统成本，实现了不同系统间的可移植性。

传统的数字时钟的Q值很高，这意味着该频率的所有能量都集中在一个非常窄的带宽中，这会导致能量峰值更高。从频谱密度来看，在中心频率有一个最高的窄峰值，其他的峰值位于谐波频率两侧。

扩频时钟发生器通过增加时钟带宽和降低Q值的方法来降低时钟的峰值能量。扩频时钟发生器采用窄带数字时钟信号作为输入，产生一个输出时钟。输出时钟在可控开始和停止频率之间以特定的调制速率扫频。实际应用中，时钟频率通常经过30千赫至120千赫的调制频率调制。该调制频率要远高于音频，以避免任何音频干扰，并避免系统遇到跟踪(如建立，保持)问题。

EMI的减少与时钟的扩频量成正比。扩频量通常量化为百分比，定义为频率变化(Δf)和目标频率(fo)的比率。图3显示了不同扩频量下的EMI辐射。



图3：EMI随扩频量增加而降低。

在大多数系统中，很多问题是由基本频率的谐波产生的。而扩频时钟发生器不仅可以减少基本时钟频率的EMI，还降低了谐波频率的辐射。事实上，能量衰减在高次谐波峰值比在基频更显著。原因在于，使用固定的扩频量，较高频率的频带会变得更宽，因此可以减少更多的辐射能量。如图4所示。



图4：EMI减少量与谐波的关系(Fc=50MHz)。

在扩频技术中，扩频波形的选择对于减少峰值能量数量至关重要。扩频波形是指调制信号(扩频时钟)频率随时间变化的曲线。三角波看似容易实现，但频谱使用这种波形出现了高于中心部分约1-2dB的旁瓣，如图5所示。



图5： 三角波和Hershey Kiss波比较。(a：线性扩频波形和输出频谱；b：Hershey Kiss波和输出频谱)



图5： 三角波和Hershey Kiss波比较。(a：线性扩频波形和输出频谱；b：Hershey Kiss波和输出频谱)

如上文所述，设备中即使只有一个频率器件超出最大允许辐射的限制，这个设备也不能通过EMI标准。采用三角形调制波，频谱的旁瓣包含了峰值辐射，有可能在某个操作条件下违反规范。

使用“Hershey Kiss”波可以得到一个近乎平坦的频谱，可以更好地抑制EMI(如图5)。Hershey Kiss波拥有与众不同的外形，时钟频率以较高速度在起始和结束频率附近扫频，在中心频率慢下来。因为两个边界点附近频率变化率越高，旁瓣削减得越厉害，使得减少的能量分布在频谱中心部分，整个能量频谱变得近乎平坦。如图所示，Hershey Kiss波可以进一步降低1.13 dB的EMI。在实际频率中，这个值可减少更多。

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扩频类型

根据起始和停止频率相对于参考频率的位置，扩频时钟发生器可分为以下三种类型：

下扩频：向下调制基准时钟，把调制信号的最大频率限制在基准时钟以下。适用于频率比较敏感，已经运行于最大速度等应用。下扩频在保持系统允许的最高频率下提供了扩频时钟。





公式1和公式2

中心扩频：调制输出时钟和基准时钟至中心对称(即输出频率会在中心频率上下方增加和减少相同数量)。1%的中心扩频将产生2%的变化，1%变化在参考频率上面，1%变化在参考频率下面。中心扩频在系统适用于没有频率限制的地方。





公式3和公式4

上扩频：上扩频和下扩频相反。基准时钟向下调制，限制调制信号的最低值要高于基准时钟。





公式5和公式6

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使用扩频时钟的注意事项

1. 抖动

使用扩频时钟的主要缺点之一是，它不能用于对时钟精度要求高的系统，例如以太网或CAN总线。工程师必须特别仔细地根据应用需求选择扩频时钟和扩频数，因为这可能给时钟信号引入实质性的抖动。这种抖动可能会影响系统性能，破坏建立时间和保持时间、带来更高的误码率以及产生锁相环解开等问题。抖动有不同类型，会对系统性能产生不同的影响。

周期抖动(PJ)：是指时钟输出和其理想位置的最大变化。周期抖动通常测量的是一段时间内峰峰值的周期变化，通常为一万个周期，它只是简单的表示最早和最后沿之间的差别。该抖动会减少时序预算，从而影响系统同步性能。时钟周期和其理想位置的变化也可能导致数据建立时间和保持时间的错误。

一个100MHz时钟信号向上调制1%后总频率变化(Δf)为1MHz，起始频率为100MHz，终止频率为101MHz。这相当于周期从9.9ns变化到了10ns。结果是，理想的扩展时钟峰峰周期抖动会有0.1ns(100ps)。由于扩频数增加或时钟频率增加使扩频保持固定，总频率变化按比例增加，因此周期抖动可能会干扰某些时序参数。

需注意，这里提到的周期抖动是仅仅由扩频时钟引入的。设备本身可能会增加其自身的内在抖动，使总抖动高于以上的估计。设备的内在抖动可以通过关闭扩频来测量。

长期抖动(LTJ)：是指经过很多周期后时钟输出和其理想位置的最大变化。长期抖动只出现在一些特定应用中，对于在时钟沿可以显著的从理想位置及时转移的扩展频谱来说，长期抖动会产生很大影响。有长期抖动问题的典型例子就是图形卡的显示驱动：过多的长期抖动会导致像素数据在一段时间后从它的理想位置移位了。

周期间抖动(CTCJ)：是另一种类型的抖动，定义为时钟输出相对于之前一个周期的变化。在大多数通信系统和ADC电路中，输入信号需严格按照特定数据采样并根据采样值进行数字化，需避免周期间抖动。

采样时钟里的周期间抖动可能会引起输入采样偏离理想值，从而导致输出数据流中出现比特误差。实际上，扩频时钟给时钟引入的周期间抖动很少。在非常慢的调制速率下，30 kHz至120 kHz之间(这相对于参考时钟频率至少是慢1,000倍)需花一千多个时钟周期来完成一个调制周期，从而相邻周期之间的差异可以忽略不计。

然而，器件本身可能增加其内在的周期间抖动到输出时钟。扩频技术给系统带来的周期抖动少于0.05%。因此，扩频时钟发生器非常适合于低周期抖动，低误码率以及低电磁干扰的系统。

2. 锁相环扩频

当扩频时钟驱动下行锁相环时，设计时需特别注意。锁相环拥有低通滤波器的特性，通过低速变化的输入频率，过滤高于其带宽的高频变化。

由于扩展频谱目的是调制时钟，锁相环可能难以保持输入扩频时钟锁定。下行锁相环必须能够跟踪频率变化以通过调制后的时钟。这将取决于锁相环的带宽。如果锁相环带宽太低，锁相环将不能可靠地跟踪输入信号，这会导致跟踪偏差，从而增加更多抖动到系统里。

可编程SSCG

可编程能力提供了灵活性和方便的库存管理。选择可编程时钟生成器芯片如可配置驱动能力，系统设计者能容易地根据应用要求来改变时钟沿的驱动能力(上升/下降时间)。有助于进一步减少EMI。

市场上已有很多可编程扩频时钟发生器可供选择，系统设计者可以改变很多参数，例如扩频量、扩频波形、扩频开/关、扩频类型与输出时钟频率。可编程扩频时钟发生器的另一个主要优势是可将多种/单一可编程频率输出整合到一颗单芯片，降低了总体成本。根据应用，设计者可以使用一个扩频时钟发生器来为各子系统提供不同的时钟，从而可以更快进入市场并降低成本。

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