22nm 后栅FinFET工艺流程（1）

(1) 阱区定义

衬底为<100>重掺杂p+型硅，电阻率0.01Ω•cm。正面为1um的外延硅，电阻率为14Ω•cm。晶圆表面经Piranha+HF+SC1+SC2清洗，再沉积50A的Pad OX作为屏蔽层。

经HMDS处理，涂覆顶部抗反射层(TARC)和光阻(PR)，显影后，光阻覆盖N阱区域。P阱区域通过B离子注入定义(B, mid-E13@10KeV, 7°)。去除PR后Piranha清洗。同样的方法通过P离子定义N阱区域(P, mid-E13@10-30KeV, 7°)。

去除光阻后Piranha清洗，用HF去除屏蔽氧化层。1000℃ RTA 30s激活注入离子。Piranha+HF+SC1+SC2清洗后，生长100A的Pad OX。

(2) 侧墙刻蚀技术形成fin

首先CVD沉积1000A氮化硅。CVD沉积2000A的非晶碳作为芯棒。

涂覆底部抗反射层(BARC)和光阻，并图案化。

刻蚀非晶碳，停在氮化硅上。氧等离子体去除PR和BARC，并Piranha清洗。然后兆声波+SC1清洗。

CVD法沉积一层氧化硅。各向异性刻蚀掉水平方向的氧化硅，留下氧化硅侧墙。

去除非晶碳芯棒，兆声波+SC1清洗。氧化硅侧墙作为硬掩膜刻蚀氮化硅，再兆声波+SC1清洗。

以氧化硅和氮化硅为硬掩膜，向下刻蚀Pad OX、外延硅和阱。刻蚀压力和能量逐渐降低，以形成有一定斜率的fin。刻蚀过程中，氧化硅侧墙会被刻蚀掉，氮化硅会顶部变圆滑，变薄。刻蚀完需兆声波+SC1清洗。

晶圆再次Piranha/HF/SC1/SC2清洗，然后在沟槽中生长20A的热氧化硅。这层氧化层被称为trench liner，用于消除沟槽角落的应力。

各向异性刻蚀去除trench liner OX。P阱区域的额外的fin是由于双重曝光的结果，需要刻蚀去除。涂覆BARC和较厚的PR，露出需要去除的fin。刻蚀完，需要去胶和Piranha清洗。

表面经Piranha/SC1/SC2清洗，然后CVD沉积4000A的TEOS OX。加热到1000℃保温20min使TEOS致密化，以抵抗湿法刻蚀。CMP去除多余OX，停在氮化硅上，Piranha/SC1清洗。

热磷酸140℃ 20min去除残余氮化硅。选择性刻蚀TEOS OX，刻蚀停止在外延硅fin和阱的交界处。剩余的TEOS起到STI的作用。

(3) 先fin后阱工艺

该工艺可以很容易控制fin的高度，使阱的上表面和STI共面。STI先回刻形成fin，再离子注入定义P阱(B, mid-E13@10KeV, 7°)和N阱(P, mid-E13@10-30KeV, 7°)。去胶，Piranha清洗，HF去除屏蔽氧化层。1000℃ 10s RTA处理激活注入离子。

(4) 栅电极形成

沿fin生长20A的热氧化层，作为刻蚀停止层(ESL)，然后CVD法沉积1200A无掺杂非晶硅。

CMP非晶硅使其表面光滑平整。CVD法沉积非晶碳硬掩膜，上面沉积一层BARC。

旋涂PR，图案化并使用氧等离子体trim PR到合适尺寸。先刻蚀硬掩膜，去胶并Piranha清洗后再刻蚀非晶硅，然后去除硬掩膜。

沉积厚的非晶碳硬掩膜，对栅电极进行二次图形化，各向异性刻蚀掉栅极末端，形成CMOS对。