基于EMIB光纤集成的光电共封装技术

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光电共封装技术介绍

人工智能、高性能计算和5G网络等数据密集型应用的指数级增长对高带宽、高能效的数据传输技术提出了严苛要求。传统的基于铜线的互连技术在满足这些要求方面面临根本性限制，特别是随着数据速率的提升和功耗控制要求的日益严格。光电共封装（CPO）技术作为变革性解决方案，有望改变下一代计算系统中高速数据传输的实现方式。

光电共封装技术通过在同一基板封装上集成光电子集成芯片（PIC）和逻辑芯片，实现了光互连技术的跨越式发展。这种紧密集成最大程度减少了铜线走线通常造成的信号损耗，并实现了低于5皮焦每比特的能效目标。该技术在满足不断增长的带宽需求的同时显著降低了功耗，成为未来数据中心应用的关键使能技术[1]。

在各种CPO架构中，基于光纤阵列单元（FAU）和V型槽的技术已成为一种备受关注的实现方法，吸引了学术界和工业界的广泛兴趣。虽然多项概念验证研究已在晶圆或芯片级别成功演示了光电子集成芯片与FAU的耦合，但在实现大批量制造能力、回流兼容性和长期可靠性方面仍存在重大挑战。

图1：基于EMIB技术的光电共封装异构集成示意图，展示了包括XPU计算芯片、光学输入输出chiplet、光纤阵列单元在内的关键组件以及整体封装架构。

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EMIB技术集成

英特尔的嵌入式多芯片互连桥接（EMIB）技术为这一先进的CPO实现提供了技术基础。EMIB代表了chiplet异构集成领域的领先技术之一，将封装转变为紧凑而灵活的集成平台。该技术具有出色的可扩展性，允许将多个光学输入输出（OIO）chiplet战略性地配置在逻辑芯片附近。

封装架构在适应不同带宽需求方面展现出卓越的灵活性。系统可根据具体应用需求配置2个、4个或6个OIO chiplet。每种配置都保持相同的基本架构，同时相应扩展光学接口容量。这种模块化方法实现了针对各种性能要求的成本效益定制，无需重新设计整个系统。

图2：配备2个、4个和6个OIO chiplet及相应FAU的完全组装封装，展示了基于EMIB的CPO架构的可扩展性。

OIO chiplet采用精密设计，每个芯片具有24个光学端口，排列为2×12配置。这些端口包括8个激光输入端口、8个发送端口和8个接收端口。光学接口结合了超材料点尺寸转换器（SSC）和精密V型槽通道。超材料SSC是一种具有亚波长尺寸的人工图案化结构，逐渐转换入射光的模场直径，以匹配OIO chiplet中波导的要求。

chiplet边缘的V型槽通过结晶学蚀刻工艺制造，为光纤与SSC波导中心的运动学对准提供支撑。这种精密对准对于在整个封装生命周期内保持低插入损耗和稳定的光学性能是必要的。

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Assembly工艺和制造

制造工艺采用"FAU后贴装"方法，确保在光学集成之前实现最佳电气性能。多芯片封装assembly从标准EMIB工艺流程开始，包括芯片贴装、底部填充封装、散热器贴装和焊球贴装工艺。Assembly健康监测测试在进入更复杂的光学assembly阶段之前筛选出电气失效单元。

光纤阵列单元贴装工艺采用主动对准技术实现最佳光学耦合。在这一关键阶段，外部激光器被激活，同时实时微调FAU位置。来自环回连接的输出功率持续监测，直到达到峰值功率，表明实现了最佳光纤到chiplet对准。这种主动反馈机制确保所有光学通道的插入损耗一致且较低。

FAU贴装过程中精心选择并应用多种粘合剂系统。机械粘合剂将光纤和保护盖粘合到OIO chiplet上，同时将FAU固定到散热器上。光学粘合剂战略性地放置以最大限度减少点尺寸转换器与光纤之间的折射率失配，进一步优化光传输效率。

图3：基线单元的终端插入损耗分布，显示多个生产批次光学性能的统计分布。

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光学性能特征

集成CPO封装的光学性能展现出优异的一致性和低损耗特性。对来自193个封装的386个OIO chiplet的综合测试显示，每个面的平均插入损耗为-2.46 dB，标准偏差为0.38 dB。这一性能代表了复杂光学封装应用制造一致性方面的重大成就。

插入损耗测量遵循IEC-61300-3-4标准，涵盖从MTP-MT连接通过保偏光纤、光纤端面、光学粘合剂、点尺寸转换器、OIO chiplet环回线路以及返回路径的完整光路。每个环回测量包含OIO chiplet上的两个面，需要除以2来确定每个面的插入损耗。

外来物质污染，特别是V型槽表面和MT套圈表面的污染，是插入损耗变化的主要来源。严格的污染控制程序和清洁协议对于在整个制造过程中保持一致的光学性能是必需的。

图4：主动对准与被动对准assembly工艺的插入损耗结果比较，证明了两种方法的稳健性。

已研究包括被动对准技术在内的替代assembly方法，以提高制造吞吐量并降低设备复杂性。被动对准在粗光学对准后将光纤放入V型槽，使用力反馈进行定位，然后用盖子和机械粘合剂固定。比较研究显示，主动和被动对准方法都实现了可比较的插入损耗性能，平均值分别为-2.50 dB和-2.62 dB，表明整体assembly工艺的稳健性。

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大批量制造能力

从实验室规模assembly转向大批量制造需要复杂的自动化测试设备和标准化测量协议。英特尔开发了专用的光学测试处理器和测试器平台，执行免人工单元传输和跟踪、热控制以及全面的光学插入损耗测试。这种自动化对于实现商业生产所需的吞吐量水平是必要的。

图5：实验室台式设备与自动化大批量制造测试器的终端插入损耗结果比较，显示了相关性和测量一致性。

实验室台式设备与大批量制造测试器之间的比较测试显示平均插入损耗测量具有优异的相关性。然而，自动化系统显示稍高的标准偏差，主要归因于MT-MTP连接器接口的变化以及在同时测试期间相邻MTP连接器之间的潜在干扰。测试夹具设计和连接器标准化的持续改进正在解决这些变化。

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回流兼容性和热管理

CPO封装面临的最重大挑战之一是在标准半导体assembly工艺中保持光学性能，特别是无铅焊料回流操作。标准光纤阵列单元不适用于100°C以上的使用条件，这主要是由于MT连接器材料和粘合剂的限制，在高温下可能经历几何变化和光纤突出均匀性问题。

图6：使用MT连接器热绝缘的终端和3次SAC回流后的插入损耗比较，展示了回流兼容性。

通过在封装回流期间对MT套圈进行热绝缘，实现了初步的回流兼容性，防止温敏组件暴露在高温下。这种方法在三个回流周期中保持稳定的平均插入损耗性能，标准偏差仅从0.34增加到0.43 dB。

图7：使用回流兼容FAU的终端和3次SAC回流后的插入损耗比较，显示了无需外部保护的改善热稳定性。

与MT连接器和FAU供应商的合作已产生了能够承受标准SAC回流温度而无需热保护的回流兼容24通道光纤阵列单元。这些先进的FAU展现出优异的热稳定性，在多次回流周期中插入损耗退化最小。

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可靠性测试和长期性能

遵循JEDEC标准的综合可靠性测试为CPO封装在各种环境应力下的长期性能提供了信心。从-55°C到125°C进行1500次循环的温度循环测试显示出优异的稳定性，插入损耗漂移最小。封装在扩展热循环期间保持光学性能，测量变化仅有轻微增加。

图8：无偏高加速应力测试（uHAST）期间OIO chiplet级别的插入损耗退化，显示各个chiplet的性能变化。

在110°C和85%相对湿度下的无偏高加速应力测试（uHAST）显示出更复杂的行为模式。虽然一些chiplet在275小时的测试中保持稳定性能，但其他chiplet显示出显著退化。这种变化表明高湿度条件下的基本材料相互作用需要进一步研究和优化。

在150°C下进行1008小时的高温存储测试展现出优异的稳定性，插入损耗变化限制在约0.4 dB。这些轻微变化归因于粘合剂和MT连接器中聚合物老化，造成细微对准偏移或接口接触问题。

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机械稳健性和冲击测试

基于光纤的CPO封装的机械完整性对于需要稳健互连的应用是必要的。根据Mil-STD 883标准进行的全面冲击和振动测试验证了机械设计方法。在1500 G峰值加速度下的冲击测试显示插入损耗变化可忽略不计，确认了带有适当夹具支撑的光纤尾纤互连系统的稳健性。

图9：冲击和振动测试设置说明，显示机械加载配置和光纤支撑安排。

在20 G RMS下的振动测试显示了适当光纤支撑系统的重要性。没有足够支撑时，测试期间会发生严重的光纤损坏。然而，通过适当设计的光纤支撑和应变释放机制，所有光纤保持完整，插入损耗变化最小。

图10：振动测试后的光纤检查结果，比较有无光纤支撑系统的配置，展示了机械保护的重要性。

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未来发展方向和结论

基于EMIB技术的光纤光电共封装异构集成的成功演示代表了先进封装技术的重要里程碑。实现低插入损耗、高良率assembly工艺以及与标准半导体制造流程的兼容性为商业部署提供了基础。

主要成就包括大批量制造能力的开发、无铅焊料回流兼容性以及在JEDEC标准应力条件下的经过验证的可靠性。封装通过适当的夹具设计成功通过机械冲击和振动测试，满足各种产品细分市场的要求。

虽然大多数可靠性测试显示出优异性能，但对高湿度应力条件的可变响应需要持续研究。理解湿度诱导退化的基本机制对于优化材料选择和工艺条件将是必要的。

这一综合开发工作证明基于光纤的CPO技术正在接近大批量制造应用的准备状态。EMIB异构集成能力与先进光学封装技术的结合提供了一个可扩展平台，用于满足下一代计算系统不断增长的带宽和能效要求。这些技术的成功集成使光电共封装成为未来数据中心和高性能计算应用的关键使能技术。