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逆天PCB论坛»论坛 › 『EDA设计软件交流』 › 专业评审 › 之前画过的一块板4层的A20核心板[已评审] ...

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[AD] 之前画过的一块板4层的A20核心板[已评审]

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发表于 2015-9-5 11:13:13 | 显示全部楼层 |阅读模式

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去年公司开了一个A20的方案来搞研发。为了省成本。画核心板的形式先做实验。板画好了。也打了样品。结果软件工程师搞不了。也不知道到底是软件有问题还硬件有问题。后来哪个软件工程师不干了。这个方案就不研发了。就这样我也很想知道是不是我画图有没有问题。还是软件方面的问题。请大神们多多指教指教。。。。。。。。。。

A20.rar (1.83 MB, 下载次数: 2)

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PCB画板兼职QQ469573335

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发表于 2015-9-5 11:27:05 | 显示全部楼层

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发表于 2015-9-5 12:10:52 | 显示全部楼层

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发表于 2015-9-5 18:07:35 | 显示全部楼层

评审老师：Randy
问题点如下：
①：整个PCB文件没有定义好板框，建议重新定义板框
QQ图片20150905164103.png

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修改后的效果
QQ图片20150905174218.png

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②电源管理芯片的散热焊盘处理有待改善，比如在BOTTOM开窗、或者在TOP的热焊盘上开一个比较大的散热过孔等操作。
QQ图片20150905174411.jpg

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③板子上还可以发现线头存在，这种线头需要我们人为的删除掉，以免产生天线效应引入其他信号的干扰！
QQ图片20150905174842.png

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④打孔的距离控制不太合理，导致GND和PWR的平面被分割严重，导致整个板子的电源完整性极差，需要改善！
QQ图片20150905175020.png

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QQ图片20150905175055.png

⑤DDR电源保护区域，尽量不允许有其他电源网络进入，比如，你这个板子上的VREF电源，直接穿过了整个DDR电源平面的中间，这样不允许，自己想办法在信号层搞定VREF电源。
QQ图片20150905175328.png

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⑥多余的线短木有清理掉
QQ图片20150905175633.png

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⑦DDR3的数据线D0-D15的等长误差有点大，一般允许在5-10mil
QQ图片20150905175746.png

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⑧主控的晶振电路有待完善，先经过电容再到晶振这样的顺序
QQ图片20150905180005.png

QQ图片20150905180005.png

⑨板子上GND过孔太少，对于所有层连接效果不理想，建议在空白处多打一些GND过孔。
QQ图片20150905180242.png

QQ图片20150905180242.png

十、BGA中间尽量不要铺铜，直接手工把那些电源芯片管脚连上就好了。
QQ图片20150905180520.png

QQ图片20150905180520.png

好了，先点这10点问题出来，希望楼主可以参照我提出的修改修改，谢谢！

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该用户从未签到

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发表于 2015-9-5 19:14:07 | 显示全部楼层

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发表于 2015-9-5 19:33:11 | 显示全部楼层

加油完善！！！

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TA的每日心情

	开心 2024-9-20 19:45

签到天数: 2 天

[LV.1]初来乍到

6314 主题	9513 回帖	20万积分

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发表于 2015-9-5 23:06:06 | 显示全部楼层

支持。

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TA的每日心情

	开心 7 天前

签到天数: 80 天

[LV.6]常住居民II

209 主题	6944 回帖	4万积分

百元学习allegro

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发表于 2015-9-6 06:24:00 | 显示全部楼层

支持了

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TA的每日心情

	开心 2024-9-13 08:38

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[LV.1]初来乍到

2 主题	188 回帖	709 积分

积分: 709

发表于 2015-9-6 09:13:17 | 显示全部楼层

评价的非常专业！

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55 主题	487 回帖	57 积分

积分: 57

发表于 2015-9-6 09:21:22 | 显示全部楼层

看不到懂，咋办

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