高速设计往往有严格的规范和严谨的发布时间表,所以需要一个交互式的时序规划和分析工具,来获得快速和完整的时序空余,以分析并解决可能影响到最终设计成功的因素。本白皮书说明了如何利用TimingDesigner对FPGA设计流程进行准确地捕捉和交换时序信息,以帮助在整个设计过程中管理时序空余,并提供可视化的界面验证设计,并预测设计性能。今天的FPGA装置家族都带有多功能的时钟配置和丰富的I/O资源,并且带有高数据传输能力,TimingDesigner为高速存储器如DDR & QDR SRAM提供精确的关键路径时序分析
。