Cadence全新Modus方案可将SoC测试时间缩短近3倍

cccole

Cadence Design System, Inc.（现已正式更名为楷登电子）日前宣布推出全新Modus测试解决方案。该方案助设计工程师将产品测试时间缩短最高三倍，从而降低生产测试成本，进一步提高硅产品利润率。新一代测试解决方案采用物理感知2D弹性压缩架构，在不影响设计尺寸及布线的前提下使压缩比高达400余倍。目前，此项技术专利正在申请中。
针对测试设计过程中的挑战，Cadence Modus测试解决方案采用以下创新功能：
●2D压缩：扫描压缩逻辑可在晶片平面布局上构成二维物理感知网格，从而提高压缩比并缩短线长。在压缩比为100倍的情况下，2D压缩线长最高可比业内现行扫描压缩架构缩短2.6倍。
●弹性压缩：在自动测试模式生成（ATPG）期间，通过嵌入在解压逻辑中的寄存器，按序控制多个扫描周期的关注数据位，确保压缩比提高至400倍以上时，仍可保持满意的故障覆盖率。
●嵌入式存储器总线支撑：插入共享测试访问总线，同一IP核中的多个嵌入式存储器可全速执行可编程存储器内建自测试（PMBIST）。该功能还包括针对鳍式场效应晶体静态随机存储器（FinFET SRAM）和汽车安全应用的全新可编程软件测试算法。
●强大的通用脚本和集成调试环境：可测性设计（DFT）逻辑插入及ATPG功能采用全新、且标准统一的TCL脚本语言和调试环境，兼容Cadence Genus 综合解决方案、Innovus设计实现系统及Tempus 时序签核解决方案。
“Cadence新一代Modus测试解决方案采用全新的创新功能，可以从根本上改变设计和测试工程师解决测试问题的方式。目前，我们正在为这项技术申请专利。”Cadence数字和签核事业部高级副总裁兼总经理AnirudhDevgan博士表示：“Modus测试解决方案通过搭建物理感知的2D网格架构，并按序压缩测试模式（pattern），较传统方法显著缩短了测试时间，为Cadence客户带来又一重要的盈利优势。”
客户好评
“Modus测试解决方案在不影响设计布线或故障范围覆盖率的前提下，将我们一位客户网络芯片的测试时间缩短 3.6 倍。毫无疑问，这一技术极大降低了生产测试成本。全新 Modus 测试解决方案、Innovus 设计实现系统、Tempus 时序签核解决方案、及 Voltus IC 电源完整性解决方案为我们位于全球各地的设计中心及专用集成电路（ASIC）客户提供了顶尖的 14 纳米端对端设计流程。
——Sue Bentlag，GLOBALFOUNDRIES ASIC设计与方法研究总监

“对于高容量且对价格及其敏感的市场（比如嵌入式处理）来说，将测试成本最小化尤为关键。在不影响设计收敛的前提下，Modus测试解决方案将我们尺寸最大，设计最复杂的嵌入式处理器芯片的数字测试时间缩短了1.7倍。”
——Roger Peters，德州仪器MCU硅产品开发部门

“使用Modus测试解决方案，我们将压缩逻辑相关的线长显著的缩短了2.6倍，并减少了两倍的扫描时间。压缩逻辑线长的大幅缩短，使我们能够在更小的工艺节点和设计规模尺寸中，解决设计收敛的关键挑战。”
—— Alan Nakamoto，Microsemi Corp 工程服务部副总裁

“测试时间对半导体产品的成本及产能影响巨大，因此缩短测试时间至关重要。在不影响故障范围覆盖率或芯片尺寸的前提下，Modus测试解决方案将我们的测试时间缩短了2倍。”
——Chris Malkin，Sequans基带集成电路经理

longxuekai

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miaomiao

了解了解，看着比较牛B啊