Verilog十进制计数器 ，大家来看看

pcb2017

module cnt10(clk,clr,ena,cq,co);
    input clk,clr,ena;
    output [3:0] cq;
    output co;
    reg [3:0] cnt;
    reg co;
    always @(posedge clk or posedge clr )
        begin
        if(clr)
            cnt<=4'b0;
        else
            if(ena)
                if(cnt==4'h9)
                    cnt<=4'h0;
                else
                    cnt<=cnt+1;
        end
        assign cq=cnt;
        always @(posedge clk)
            begin
                if(cnt==4'h9)
                    co=4'h1;
                else
                    co=4'h0;
            end
endmodule
   

zhoujian198909

  

zhoujian198909

好多年没看FPGA代码了，有些看不懂了

xjz632