Allegro设置DDR规则

我54123 · 发表于 2016-9-9 14:37:50

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在进行高速布线时，一般都需要进行线长匹配，这时我们就需要设置好constraint规则，并将这些规则分配到各类net group上。下面以ddr为例，具体说明这些约束设置的具体步骤。 1．布线要求
DDR时钟: 线宽10mil，内部间距5mil，外部间距30mil，要求差分布线，必需精确匹配差分对走线误差，允许在＋20mil以内
DDR地址、片选及其他控制线：线宽5mil，内部间距15mil，外部间距20mil，应走成菊花链状拓扑，可比ddrclk线长1000－2500mil，绝对不能短
DDR数据线，ddrdqs，ddrdm线：线宽5mil，内部间距15mil，外部间距20mil，最好在同一层布线。数据线与时钟线的线长差控制在50mil内。
2．根据上述要求，我们在allegro中设置不同的约束
针对线宽（physical），我们只需要设置3个约束：DDR_CLK, DDR_ADDR, DDR_DATA

设置好了上述约束之后，我们就可以将这些约束添加到net上了。点击physical rule set中的attach……，再点击右边控制面板中的more，

var cpro_psid ="u2572954"; var cpro_pswidth =966; var cpro_psheight =120;

弹出对话框

如上图所示，找到ckn0和ckp0，点击apply，则弹出
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