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Cadence如何生成网表的详细教程
工具/平台
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Cadence16.6版本[/li][li]
windows 7系统[/li]
方法/步骤
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1、生成网表之前，首先要检查原理图的逻辑功能是否正确；各个部分的电气连接是否正确，对整个工程的所有元件重新进行索引编号。 选中工程管理器中的DSN文件------菜单栏，Tools------Annotate。
 | [/table][/li][li] 2 | | 对所有元件进行编号，确保没有遗漏。否则生成网表失败。 |  [/li][li]3 | | 双击元件设置pcb封装属性，并对整个原理图所有元件设置pcb Footprint属性。 |  [/li][li]4 | | 对整个工程进行DRC检查。选中工程管理器中的DSN文件------菜单栏，Tools------Design Rules Check。并查看是否有错误发生，如果对话框信息没有error，说明 DRC检查通过了。 |  [/li][li]5 | | 生成网络表， 选中工程管理器中的DSN文件------菜单栏，Tools------Create Netlist。网表会自动生成到本工程文件夹下面的allegro文件夹里面。 |  [/li][li]6 | | 打开allegro文件夹，其中netlist.log文件是生成记录日志，里面有生成及错误信息。最好用专用文字处理软件打开，或者简单的Notepad++软件打开查看。 |  [table=100%,#333333] |
[/li][li]7
其中：#1 WARNING(ORCAP-36006): Part Name "HEADER 17X2_CON254MM2X17_HEADER 17X2" is renamed to "HEADER......"是因为元件命名过长导致，可忽略。至此，生成网表成功！END[/li]
注意事项
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Cadence版本为16.6，其他版本可能略有差异。[/li] |
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发表于 2017-1-5 08:41:59
