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[业界/制造] 芯片设计的EDA工具介绍

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    发表于 2025-5-21 00:35:42 | 显示全部楼层 |阅读模式

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    本帖最后由 hdy 于 2025-5-21 00:38 编辑



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    在当今数字化时代,芯片作为现代科技的核心,已经渗透到我们生活的每一个角落。从智能手机到人工智能,从汽车电子到物联网设备。

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    芯片无处不在。然而,你是否知道,这些微小却强大的芯片背后,有一群默默无闻“英雄”——EDA 工具?作为一名芯片质量管理人员,我亲身经历了芯片设计的全过程,深知 EDA 工具在其中的关键作用。以下是对 EDA 工具在芯片设计中重要性的深度剖析,结合最新的行业研报和实践经历,为你呈现一个全面、客观的视角。



    #01
    EDA工具:芯片设计的“基石”

    (一)EDA工具的重要性

    EDA 工具是集成电路设计、制造、封装和测试过程中不可或缺的软件工具。它们贯穿了芯片设计的每一个环节,从概念设计到最终产品的制造,为芯片设计提供了强大的支持。根据 University of California, San Diego    Pro Andrew Kahn 的研究,EDA 技术的进步让设计效率提升了近 200 倍,将消费级 SoC 的设计成本从 77 亿美元降低到 4500 万美元。这一数据充分说明了 EDA 工具在降低设计成本和提高设计效率方面的巨大价值。

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    (二)EDA 工具的分类

    EDA 工具可根据其在芯片设计中的用分为前端设计工具 Frond End、后端设计工具Back End 和验证工具。前端设计工具主要用于逻辑功能的实现,后端设计工具则关注物理实现,而验证工具则用于确保设计的正确性和可靠性。

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    [color=rgb(87, 107, 149) !important][url=]#02[/url]
    前端设计Frond End:从概念到逻辑

    (一)HDL编写工具:芯片设计的“编程语言”

    HDL(Hardware Description Language,硬件描述语言)是芯片设计的基础。它类似于软件开发中的编程语言,用于描述芯片的逻辑功能。常用的 HDL 语言有 Verilog 和VHDL HDL 编写工具就像是程序员的 IDE,提供了图形化或文本化的设计环境,支持模块化和层级化设计。例如,VisualHDL(Summit)、 Renoir(Mentor)和 Composer(Cadence)都是常用的 HDL 编写工具。

    在实际工作中,我们通过严格的 Code review 和规范化的编写流程,确保 HDL 代码的可读性和可维护性。同时,借助 HDL 编写工具的强大功能,我们能够快速定位和修复代码中的 bugs 和 Potential risk。

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    (二)simulation工具:确保设计无误

    仿真验证是芯片设计中至关重要的一环。它就像是软件开发中的单元测试,用于验证设计是否符合需求规格。仿真工具可以模拟芯片在各种工作条件下的行为,帮助设计人员发现并修复潜在的问题。常用的仿真验证工具包括ModelSim(Mentor)、VCS(Synopsys)、 NC-Verilog(Cadence)。在实际工作中,我们通过多轮仿真验证,确保设计在不同场景下的稳定性和可靠性。仿真验证不仅帮助我们提前发现设计缺陷,还   为后续的 PV 提供了重要的参考依据。如下图的 NC-Verilog 的机型中间跳过几部,

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    U_drink_machine 模块选择要显示在波形窗口中的信号,选中过后点击 waveform案件进行波形观测。

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    (三)Synthesis工具:Code into Circuits=

    Synthesis 是将 HDL 代码转换为 Netlists 的过程集成 TOM(转换 Tran+Opti+Mapping) 。这一过程相当于将“抽象的 Algorithm”转化为“逻辑电路实现”。Synthesis 工具需要依赖特定 Process Standard cell library,以确保设计的物理可实现性。例如,Design Compiler(Synopsys)是这一领域的工业标准工具,它支持 PPA 和Speed 的优化,能够根据设计需求生成高效的 Netlists。

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    DC 在综合过程中会把电路划分为以下处理对象:

    • DesignSynthesis 的对象(module);


    • Port:Design 最外部的端口;


    • Clock:时钟;


    • Cell:被例化的模块;


    • Reference:例化的原电路。


    DC Flow 如下图:

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    在实践中,我们通过优化逻辑综合的参数设置,确保生成的 Netlist 在 performance 和 power 之间达到最佳。综合库必须与 Fab 设计规则兼容,以确保逻辑综合生成的网表在物理实现时符合制造要求。

    • 标准单元库(Standard Cell Library):包含各种逻辑门(如 AND OR
      NOT 等)和存储单元(如 FF 和 Latches)的物理实现。


    • 工艺参数:定义了这些标准单元在特定制造工艺下的电气和物理特性。


    • 优化参数:用于指导综合工具在面积、功耗和性能之间的权衡。


    (四)STA:确保时钟同步

    STA 是检查数据传输过程中时钟关系是否合理的过程。它就像是一个审计师,确保芯片中的 Rright signal 都能在 right time 到达 right port。时序分析工具关注建立时间(setup time) 、保持时间(hold time)等 Constraint,防止芯片“Functionally correct but Unstable”。

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    例如,PrimeTime(Synopsys)是时序分析的事实标准工具,它支持复杂的 Constraint analysis,能够精确地评估 Timing。

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    作为一名质量管理人员,我深知时序问题对芯片稳定性的影响。在实际工作中,我们通过严格的时序分析,确保设计在各种工作条件下的时序稳定性。

    (五)形式验证Formal Verification工具:确保逻辑一致性

    形式验证工具用于验证综合前后功能是否一致,防止综合过程中逻辑变形。这一过程相当于“对照源代码和编译代码看是否语义一致”。例如,Formality(Synopsys)、LECCadence)和 FormalPro(Mentor)是常用的形式验证工具。它们通过数学方法证明设计的逻辑正确性,确保设计在综合后仍然符合原始规格。

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    相比于动态仿真 Simulation Veficiation,形式验证属于 Static Verification,不需要手动灌入激励;通过数学分析的方式,对待测设计进行检查;

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    在实践中,我们通过形式验证工具的严格检查,确保设计在逻辑层面的完整性和一致性。



    [color=rgb(87, 107, 149) !important][url=]#03[/url]
    后端设计Back End Design:从逻辑到物理

    (一)DFT工具:让芯片“自带**报告”

    DFT 工具用于在设计中加入测试结构,使芯片在生产后可以验证其功能正确性。DFT是让芯片“自带**报告”的关键设计环节。例如,DFT Compiler(Synopsys)可以插入 Scan chain TetraMAX(Synopsys)可以生成 ATPG,而 MBIST Architect(Mentor)则专注于 Memory testing。

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    在实际工作中,我们通过 DFT 工具的优化设计,确保芯片在生产后能够快速、准确地完成功能测试。

    (二)PnR工具:构建芯片的“蓝图”

    布局布线工具将门级网表转化为物理布局,确定器件的 Planced和 link。这一过程就像是建筑施工中的“设计建筑蓝图”和“施工布线”。常用的 PnR 工具包括 IC Compiler(Synopsys)、Encounter(Cadence)和 Design Planner(Mentor)。这些工具不仅需 要考虑器件的摆放位置,还需要优化布线路径,以确保芯片的 areapower 和performance 达到最优。

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    Floorplan(布线) 是个看功夫的活,据说在后端实现中大神跟小白最大的差距就是这 一步。

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    在实践中,我们通过优化布局布线的设计,确保芯片在物理层面的可制造性和可靠性。

    (三)CTS 工具:搭建芯片的“神经中枢”

    时钟树综合(CTS)工具用于优化时钟到各寄存器的 Path balancing。时钟信号就像是芯片的“神经中枢”,确保所有信号能够同步到达。例如,Clock Tree Compiler(Synopsys)和 CT-Gen(Cadence)是常用的 CTS 工具。它们通过优化时钟树的结构,确保时钟信号在芯片各处的延迟一致,从而提高芯片的性能和可靠性。

    在实际工作中,我们通过优化时钟树的设计,确保芯片在时钟信号方面的稳定性和可靠性。

    (四)寄生参数提取工具:评估信号完整性

    寄生参数提取是基于版图的物理特性,提取导线和器件之间的寄生效应对信号完整性 的影响 ,寄生参数提取工具用于提取导线中Capacitance, Resistance 和 Coupling effects,评估 Signal integrity。这些 Parasitic parameters 会对信号的传输产生影响, 此需要通过提取工具进行精确评估。常用的寄生参数提取工具包括 Star-RCXT(Synopsys)、Calibre xRC(Mentor)和 Assure RCX(Cadence)。这些工具能够生成详细的 Parasitic parameter report,为后续的后仿真和信号完整性分析提供数据支持。

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    在实践中,我们通过寄生参数提取工具的精确评估,确保芯片在Signal integrity 方面的可靠性和稳定性。

    (五)PV工具:确保设计符合制造要求

    物理验证工具用于确保设计符合制造要求,无逻辑或物理错误。物理验证包括 LVS 和 DRC。常用的物理验证工具包括 Hercules(Synopsys)、Dracula(Cadence)和 CalibreMentor)。其中,Calibre(Mentor)是业界最广泛使用的验证平台,它能够进行全面的物理验证,确保设计在制造过程中不会出现任何问题。

    1)Calibre 是一个“Edge-Based”Tool,默认错误的显示是 edge

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    2) 常用的几条 Rules,具体可阅读 Calibre Handbook

    • Internal(Inside to inside)用来 Check WidthOverlap;


    • External(Outside to the outside)用来检查 SpaceNotch;


    • Enclosure(Inside and outside)


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    3) DRC 检查的结果有三种控制  Euclidean(default)、Square Opposite

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    在实际工作中,我们通过物理验证工具的严格检查,确保设计在物理层面的完整性和可制造性。物理验证是芯片设计流程中的一个重要环节,用于确保设计版图符合制造要求。物理验证主要包括以下两个关键步骤:

    • DRC:检查设计版图是否符合 Fab 厂提供的设计规则。DRC 工具会检测版图中的线宽、间距、对齐等问题,确保设计在制造过程中不会出现工艺问题。


    • LVS:比较版图(Layout)和原理图(Schematic)是否一致。 LVS 工具会检查版图中的电气连接是否与原理图设计相符,确保版图的电气功能正确无误。


    物理验证工具使用 Fab 厂提供的 Design Rule(通常是.drc & .lvs )来进行检查。这些工具会严格按照 Fab 设计规则执行验证,确保设计的可制造性和功能性。



    [color=rgb(87, 107, 149) !important][url=]#04[/url]
    EDA工具的产业链地位
    (一) EDA 工具的市场价值

    根据 ESD Alliance 的数据,2023 年全球 EDA 市场规模达到 145.26 亿美元,同比增长1.8%。绝大部分市场空间被海外三巨头(SynopsysCadenceSiemens EDA)占据,合计份额接近 80%,国产化率不足 2%。这表明 EDA 工具在集成电路产业中具有极高的市场价值和战略意义。

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    (二)EDA 工具的杠杆效应

    EDA 工具虽然市场规模相对较小,但其对整个半导体产业的支撑作用极为显著。据估算,EDA 工具直接支撑的半导体制造产业规模超过 1 万亿美元。

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    (三)EDA 和 IP 盈利模式

    DA 厂商的两种盈利模式:EDA 公司的盈利主要是软件 license 的授权,一般在国内EDA公司还是根据出售的 EDA 工具的 license 个数进行收费,而且每个 license 通常是三年起售,不同的 EDA 工具单价差异非常大。数字后端布局布线工具的复杂度是最高,工作量也是在芯片设计当中是最大的,所以 license 单价是最贵的。其次是模拟类的设计工具,再其次是数字前端的工具。

    除了软件 license Authorization 以外,还有一笔费用是设计服务费,通常是国际 EDA 大厂的配套服务。芯片设计的服务主要就是帮助没有设计经验的公司,特别是初创公司,比如做 AI 芯片的公司。他们本身不擅长做芯片,又需要设计在先进工艺上很复杂的芯片,国际的一些大厂会针对这样的客户特别的提供设计服务。设计服务的含义是帮助这些初创公司建立先进工艺上的 EDA 流程,借着这个机会把自家的一些工具给推销进去。

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    IP 的盈利模式

    EDA 类似。主要是 IP license Authorization,大部分情况下还是基于项目进行收费。一个项目用到几个 IP,每个 IP 都有对应的单价,然后加起来就是这个项目的 IP 授权费,除此以外,还有类似的设计服务概念。除了这两块收费模式以外,IP 还有额外的一个收费模式就是版税。芯片设计厂商用 IP 进行量产,出货以后 IP 供应商会根据芯片的出货量以及芯片的单价按比例去抽成,在 IP 采购的合同一开始就会有一定的约定,通常的比例差不多是百分之零点几到2%之间。
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    最后我们做一个总结:
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