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qyueya

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新鲜事

: qyueya:

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2015-09-30 [来自版块 - ]

: qyueya: Allegro pcb si Bus Analysis

Bus Analysis 简介Allegro PCB SI中的Source Synchronous Bus Analysis 模块是用于仿真和分析源同步总线特别是DDR数据总线和地址/命 ..

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2014-09-07 [来自版块 - Allegro|OrCAD]

: qyueya:

这个是预览图

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2013-04-13 [来自版块 - ]

: qyueya:

刚画好一个原理图，并且进行了DRC检查，无错。然后生成网络表，就出现下图这样的问题然后，确定后就出来这样的我安装的是16.6版本 ..

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2013-04-06 [来自版块 - ]

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