L$3{L"/ 过孔: 在线路板中，一条线路从板的一面跳到另一面，连接两条连线的孔也叫过孔。 }08Sv=XM 焊盘：可以理解为元器件的基座。 封装：是一个整体包括引脚。第一课菜单讲解
vW Z?*0^ 1.Pads高版本文件需要降低版本，低版本软件才能打开。 ERP：企业资源管理计划 (v0i]1ly[ 2.新建库不要有中文的文件名，尽量在系统目录下。 BOM单:物料清单 VfT@;B6ALF 3.元件包含封装包含逻辑和封装 FwpTQix! 4.输入星号查找元件
星号放中间起到一个分隔符的作用，列如在库里面找C字母开头的2数字结尾的就输入c*2，就出来结果了。 Blox~=cW 5.报告里面的倒数第2个的连接性：检查网络是否悬空，是否连接好。 5`FPv4 6．编辑下面的“复制为BMP文件”就是截图！ 下面第7个“将选择存入文件中”是在电路中截取一段电路在通用的地方存起来，之后可以复制出来。 +ZJ1> n 7.门电路：一个元件分成多部分来做。“在图页上全选”是指在本页面上全选。“在原理图上全选”是指原理图上全部选中！如果需要筛选可以选择“筛选条件工具栏” u):Nq< X 8.全局显示：不管你的元件有多远他都会全部显示出来。需要画和查看多层板的话，需要点击上一层和下一层这两个在“查看”里面顺数的第五行六行的里面。
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CB 9.“输出窗口”“项目浏览器”在八行九行里面调出来。第二课菜单讲解
1. 设计规则不建议在原理图里设置，显示颜色：设置自己习惯的颜色！可以设置好直接喜欢的颜色组可以以后调出来。（常用）
2. 按住上档键（shift）滑动鼠标和以左右滑！ctrl键加滚轮可以放大缩小！
v VF T0_ 3. 工具里面的“从库里面更新”主要用于更新CAE封装 mil=密耳等于0.0254毫米（mm） reb WXz7 4. 页面连接符：连接每个页面的符号 （少用）？？？5. 原理图比较：工具里面第四个“对比” 勾选” 对比PCB封装 选项 在文档里面选择文件比较， 然后勾选生成差异报告！
6. 网表到PCB一般不要勾选：“包含设计规则 ” SPICENET网表是第三方导出
7. PADSROUTER 点一下就同步了
8. 基本脚本：可以算出多少个引脚元件清单的脚本可以自己做，里面的未加载翻译错误是删除加载的意思
9.自定义里面可以定义一些快捷键一些符号，“查看”里面的“工具栏”可以选择一些工具是否出现在面板上
10. 按f2就可以连线，中文字体在软件里用可能会出现乱码，和漏洞。建议学会中文了再换为英文操作。在解码里面
11. 2D线可以框选其他的部分，画线的粗细一定要注意线的“最小显示宽度”
12. 设计栅格输入G多少 显示栅格输入GD多少可以更改栅格! 文本 自动备份的时候要采用文件名来备份的话需要自己勾选，
不建议 因为不会覆盖。自动备份尽量在5分钟以内。 本节课疑虑：
1. （ping）拼角=引脚？
2. 管脚是什么？
3. 页面连接符具体起什么作用？
第三课CAE封装制作讲解
1. 工具-选项-设计-尺寸里可以选择PCB的大小。文本下可更改文件名！
2. CAE封装：是把生产出来的集成电路裸片放在一块基板上，把管脚引出来，然后固定包成一个整体。
3. logic做封装：点击工具（*设计栅格改成一致），元件编辑器-添加拼角（以电容为例），2D线不一样长的不能直接拖拉要点击修改2d线，凸点也是用2d线做出来的，然后“命名类型”不用写，不要用默认的名字因为会覆盖。在“元件”的“元件的信息”里面把逻辑系列，前缀的列表，然后就可以调用封装了
4. 做封装2D线创建：
5. 画电阻的话多边形必须是闭合的，直接用路径，ctrl+r可以给元件转方向。1脚和2脚竖着调换位置的话可以用y镜像，横着是x镜像。
6. 画圆弧形状用logic不好画，需要用layout，圆弧和园需要多练习
7. 元件封装在原件特性里面，双击元件。 添加管脚没有快捷键。
8. 先做封装再来画原理图封装，再来画原理图
本节课疑惑：
1.栅格一般设置多少？这方面有什么讲究？
