Blackfin 处理器硬件设计注意事项|FPGA|CPLD|DSP - 逆天PCB论坛

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提示：会员销售的附件,下载积分 = 版块积分 + 销售积分只看楼主倒序阅读使用道具 0楼发表于: 2015-04-11

— 本帖被老吴从 DSP技术移动到本区(2017-05-12) —

关键词： DSP 源码

    为采用blackfin处理器设计产品的工程师避免犯一般错误。除了这个文档之外，设计者应当读相关的规格书，硬件参考
手册，以及所用处理器的堪误表（可以从ADI网站中下载到）。

NMI极性：
    所使用的处理器的双极性非屏蔽中断引脚。个别处理器（如ADSP-BF531/BF532/BF533/BF535和BF561），NMI引脚激活为高。而其他处理器，NMI
引脚激活为低以便于同标准的外围设计连接。同样的，注意NMI引脚是否可用以它的非激活状态。
    注：不要让NMI悬空。

5V电压容许
    直接将5V电压连接到引脚有可能使其损坏、产生故障。Blackfin处理器输出连接到5V设备输入引脚可能左漂浮或可能被上拉到5V。大多数处理器引脚不能容忍5V电压。
除了两线接口（TWI）引脚。其他所有引脚电压变化应当保证在规格书中规定的电压值或小于其许可范围的最大值，高电压中采用限流电阻不能起到完全的保护作用。

不使用引脚处理：
   看数据手册中的引脚描述列表。

信号完整性：
   快速的信号上升时间和下降时间是引起信号完整性的主要问题。处理器的每个引脚上升/下降斜率不一样。同样的，一些引脚对噪音和其他引脚的信号反射具有更大的敏感性。
采用简单的信号完整性处理方法防止线上传播反射信号干扰时钟和同步信号，短的走线和连续终止对以下的信号很重要：
    CLINK引脚应当有相应的驱动阻抗匹配。
    SPORT口信号（TCLK，RCLK，RFS，TFS）应当采用终结。
    PPI引脚，如PPI——CLK和同步信号也同样受益于标准的信号完整性技术。
    SDRAM时钟，控制，地址和数据对连续的终于有益并减少不必要的EMI。
    假如有多个信号源的信号，要保证走线短是很困难的，ADI网站上提供的IBIS模块有助于对这些信号的处理。

测试点和信号提取：
    对CLKOUT，SCLK，BANK选择，PPICLK和RESET信号设置测试点可以方便调试。如果选择的如引导模式
（BMODE）引脚直接连到电源或地，对于BGA封装的处理器将没法做到。对于调试，使用上拉或下拉电阻比直接接电源或地更好。

旁路电容：
    对于更高速度的电路对内部供电端加上适当的旁路电容。电路中的有害感应电容对高频电路具有很大的影响。
有两件事需要考虑：当处理器运行速度高于100MHz时，首先电容应当少，走线应当短以减小感应系数。0402的表贴电容比更大尺寸的电容效果要明显。
第二，小电容值将更容易引起LC电路的自激。低于50MHZ的采用几个0.1uF的电容。高于500MHz的采用VDD——INT旁加0.1,0.01,0.001和100pF的组合电容。

复位：
  Blackfin处理器的引脚没有滞后作用，因此，要求一个单调和上升或下降。所以复位引脚不能直接连到R/C延时电路上，Blackfin处理器对这种电路噪音比较敏感。
  所以复位引脚应当有一个复位芯片生产一个复位信号供给。

JTAG：
   JTAG接口的完整应用，参考Analog Devices JTAG Emulation Technical
Reference (EE-68)[1]。

PF引脚作为输出使用：
    PF引脚作为输出应当接上拉或下拉以确定复位时的状态。

使用EZ-KIT Lite原理图
    EZ-KIT Lite评估系统的原理图是一个很好的设计参考。因为EZ-KIT Lite是一个评估和开发板，还提供一些例子

总线请求：
    总线请求引脚（/BR）要求在所有的设计中加上拉电阻。如果不加上拉电阻在没有任何外设驱动的情况下可能产生错误的总线请求。

异步存储器：

    8位存储器
注意使用适当的地址边接到8位宽的异步存储空间的存储器，因为其没有字节地址线连到外部存储器，8位存储器的寻址同16位相同。使用A1（不是/ABE0或/ABE1）作为地址的最低位。Blackfin处理器使用32位的可编程EMIU连接到16位存储器，用/ABE3作为外设的A1。更多信息参考处理器硬件手册。

ARDY：
  如果不使用，ARDY可以被禁止。此外，ARDY也可以被编程为不使用。如果使用ARDY，请参考”硬件参考手册“。一些blackfin处理器要求ARDY输入同步于SCLK（CLKOUT）。

同步存储器：
   SDRAM Bank寻址：
   ADDR18连接到BA0；
   ADDR19连接到BA1。

SDRAM地址SA10：
   将SA10直接连到SDRAM的A10。SA10取代Blackfin处理器的ADDRX（某一地址引脚），无论是16位还是32位接口。
举个例子，对于BF561处理器，当采作16位SDRAM时，SA10代替ADDR11，当采用32位SDRAM时S10代替ADDR12。对于BF533处理器，SA10代替ADDR11。
注：被代替的引脚不使用。参赞”处理器硬件手册“的“SDRAM地址映射”章节。

SPI接口：
   引导
   SPI主引导模式要求用于存储设备SPI片选PFX引脚接一上拉电阻。对于ADSP-BF531/BF532/BF533
and ADSP-BF561处理，这个引脚是PF2。对于ADSP-BF534/BF536/BF537，使用的是PF10。查看处理器数据手册的SPI引导章节。多数通能处理器
要求在MISO接一上拉电阻。PIS_SCK最好也接一上拉电阻以便确定接口使用前的状态。参考ADSP-BF533 Blackfin Booting
Process (EE-240)[应用文档的“SPI MASTER BOOTING”章节。

MISO和MOSI
   SPI接口要求所有的MOSI引脚连在一起，所有的MISO也连在一起。为防止竞争和损坏引脚，检测引脚是否有交驻连接。MISO连到MISO和MOSI连到MOSI。如果外围设备引脚名命为DIN和DOUT，参考他们的相应主/从功能连接。
正确的原理图信号命名减少混乱。

TWI（两线接口）
   两线接口兼容IIC外设。因SCL和SDA未驱动是为高电平，TWI信号需要象标准IIC要求接上拉电阻

SPORT接口
   在多通道模式下的SPORT主模式下，时钟和帧同步不应当连到TFS和RFS。在这个模式下，TFS起TDV引脚的发送通道数据作用。
时钟输入信号：
   CLKIN
   时钟输入在上电后应当启动并连续工作。
   XTAL
   当使用一个振荡器输出替代晶体时，XTAL输出引脚不能有电容接到地，具体的看EZ-KIT Lite板原理图。
   电源调整器
   由于内部电压调整是采用开关调整电路（不是一个线性调整电路）保证一个二极管和保证VROUT走线短。参考EE-228的“Switching Regulator Design Considerations”

   适时时钟（RTC）
   电源：如果需要用到RTC功能，击破要有一个电池供电。如果不用，将RTC电源连到VDD_IO
   晶振
   在RTC晶振电路中并上一个1M欧到10M欧的电阻。不果不用RTC，将RTXI拉低。