Cadence Allegro 实时PCB设计– Real-Time Route Analysis
在PCB完成设计提交到板厂生产之前我们要对PCB设计文件进行交付前的评审，我们需要一个评审小组，依照一摞厚厚的checklist逐条检查各个规则约束以及风险点，打样很贵再板时间成本也很高，等板子做回来之后才发现犯了低级错误，所耗费的成本是不可接受的。氮素，即使是在投板之前我们所犯的低级错误在评审时发现了问题，重新修改，再评审，耗费的时间成本也不低。
亡羊补牢为时已晚，我们要将错误通过实时DRC扼杀在摇篮里，防范于未然才是王道。优秀的工程师都会利用EDA设计软件自带的规则审查功能，以设计规则驱动设计，在布局、布线、调时序拉等长，摆丝印等等繁琐而耗时的过程中，让EDA软件帮助我们实时进行规则检查。
在OrCAD/Allegro 17.2 QIR 7这个版本更新中，Cadence为我们带来了更加好用的实时PCB设计的新功能，等等，你要问老wu QIR 7到底是哪个版本补丁我还真没留意，反正你打我博客里最新的补丁就有了
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