xf15059 发表于 2017-1-5 08:41:59

cadence如何生成网表

Cadence如何生成网表的详细教程

工具/平台



Cadence16.6版本
windows 7系统



方法/步骤


1
1、生成网表之前，首先要检查原理图的逻辑功能是否正确；各个部分的电气连接是否正确，对整个工程的所有元件重新进行索引编号。 选中工程管理器中的DSN文件------菜单栏，Tools------Annotate。
http://f.hiphotos.baidu.com/exp/w=500/sign=dab9b062b78f8c54e3d3c52f0a2b2dee/94cad1c8a786c9170ad624b5ca3d70cf3ac75760.jpg2
对所有元件进行编号，确保没有遗漏。否则生成网表失败。
http://a.hiphotos.baidu.com/exp/w=500/sign=6af44d4818d5ad6eaaf964eab1c939a3/b219ebc4b74543a93ac98c401d178a82b801146f.jpg3
双击元件设置pcb封装属性，并对整个原理图所有元件设置pcb Footprint属性。
http://f.hiphotos.baidu.com/exp/w=500/sign=caba89a79e16fdfad86cc6ee848e8cea/4034970a304e251ff89f9674a486c9177e3e53d5.jpg4
对整个工程进行DRC检查。选中工程管理器中的DSN文件------菜单栏，Tools------Design Rules Check。并查看是否有错误发生，如果对话框信息没有error，说明 DRC检查通过了。
http://a.hiphotos.baidu.com/exp/w=500/sign=1a0e95b5b0de9c82a665f98f5c8080d2/fd039245d688d43f0fc2e07e7e1ed21b0ff43bd6.jpg5
生成网络表， 选中工程管理器中的DSN文件------菜单栏，Tools------Create Netlist。网表会自动生成到本工程文件夹下面的allegro文件夹里面。
http://h.hiphotos.baidu.com/exp/w=500/sign=e03d22b5ca3d70cf4cfaaa0dc8ddd1ba/7a899e510fb30f24dda49c8fcb95d143ad4b037b.jpg6
打开allegro文件夹，其中netlist.log文件是生成记录日志，里面有生成及错误信息。最好用专用文字处理软件打开，或者简单的Notepad++软件打开查看。
http://h.hiphotos.baidu.com/exp/w=500/sign=6f3a4f98a818972ba33a00cad6cc7b9d/f703738da97739120c37f6edfb198618367ae22d.jpg7
其中：#1 WARNING(ORCAP-36006): Part Name "HEADER 17X2_CON254MM2X17_HEADER 17X2" is renamed to "HEADER......"是因为元件命名过长导致，可忽略。至此，生成网表成功！END

注意事项




Cadence版本为16.6，其他版本可能略有差异。

fairy0212 发表于 2017-1-5 08:47:17

可惜了，图片看不到

pcb的小懂 发表于 2017-1-5 10:42:08

可惜了

lyh0739 发表于 2017-1-6 08:54:07

学习下，，

阿耳筏 发表于 2017-6-22 21:08:08

学习了，谢谢诶

xuexue 发表于 2017-9-6 08:46:20

学习

huangy 发表于 2017-9-8 08:50:10

yuxin78918796 发表于 2017-9-8 08:53:10

好是好，但图打不开

pcb新手学习 发表于 2017-9-11 14:48:35

学习一下

lf2k2022 发表于 2024-4-7 00:05:09

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