Xilinx FPGA学习笔记（4）——SPI协议
一、注意
用veilog 设计程序，始终要明白实际中是一大堆电路，并且在同步电路中，当前的输出在下一个周期才能被采样到。
https://blog-assets.oss-cn-shanghai.aliyuncs.com/554/655cbf437ade03fb0e6183fa207b7b7cb83ae38f.png在T1时刻上升沿后，C1_CLK输出，到T2时刻，C1_CLK才能被采样。
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实际的电路输出C1_CLK是在T1延时一定的时间后在开始输出的，在T2时刻延时一段时间才停止输出的。所有的电路只要满足建立时间、保持时间，可以被采样的时间，就满足时序要求。
二、SPI介绍
SPI是一种高速的、全双工、同步的通信总线，并且只占用4根IO.。它以主从方式工作，这种模式通常有一个主设备和一个或者多个从设备，至少需要4根线，实际3根也可以（单向通信时），它们是SDI(数据输入)、SDO(数据输出)、SCK(时钟)、CS(片选)。
(1)MOSI - 主设备数据输出，从设备数据输入；
(2)MISO-主设备数据输入，从设备数据输出；
(3)SCLK- 时钟信号，由主设备产生；
(4)CS - 从设备使能信号，由主设备控制；
SPI模块为了和外设进行数据交换，根据外设的要求，其输出串行同步时钟极性和相位可以进行配置，时钟极性（CPOL）对传输协议没有重大影响。如果CPOL=0,串行同步时钟的空闲状态为低电平；如果CPOL=1,则为高电平。时钟相位（CPHA）能够配置用于选择两种不同的传输协议之一。如果CPHA=0,在串行同步时钟的第一个跳变沿（上升或者下降）数据被采样；如果CPHA=1,在串行同步时钟的第二个跳变沿数据被采样。SPI主模块和外设时钟相位和极性要一致。SPI的接口时序图如下：
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下面的设计采用了CPOL=0,CPHA=0,即串行同步时钟的空闲状态为低电平，在串行同步时钟的第一个跳变沿（上升或者下降）数据被采样。
三、程序设计
1、整体思路
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状态机的设计：
（注意：同一个系统时钟下，当前时钟周期赋值，当前时钟周期输出，下一个时钟周期才能被采样）。在设计状态机的时候，
case(s)0:s <= 1; //执行这句时，s已经输出0，但是需要等到下一个周期才能运行到状态11:s <= 0; //同样执行这句时，s输出0，但是下个时钟周期才能执行状态0处的代码2、SPI_LOOP读写SPI的设计
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源代码
`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company:// Engineer://// Create Date: 2017/10/26 08:02:14// Design Name:// Module Name: SPI_LOOP// Project Name:// Target Devices:// Tool Versions:// Description://// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments:////////////////////////////////////////////////////////////////////////////////////module SPI_LOOP(input Clk,input Rst,input Miso,output Mosi,output Sck,output Led);reg Led;reg IsSta; //启动发送标志reg WrData; //发送寄存器wire RdData; // 接收寄存器reg s; //状态机reg C1; //LED的延时计数器wire IsDone; // 一次SPI传输完成always @(posedge Clk)beginif(!Rst) Led <= 0;else if(IsDone) Led <= RdData;end//SPI 读写状态机always @(posedge Clk)beginif(!Rst)beginIsSta <= 1'b0;s <= 3'b0;WrData <= 0;C1 <= 0;endelse begincase(s)0://如果WrData<16，每次WrData加1输出，否则输出0beginIsSta <= 0;s <= 3'd1;C1 <= 0;if(WrData<16) WrData <= WrData + 1'b1;else WrData <= 0;end1,2://空2个时钟s <= s+1'b1;3: //writebeginIsSta <= 1;s <= 4;end4: //等待一次读写完成beginIsSta <= 0;if(IsDone) s <= 5;end5: //延时s <= 0;//仿真时为了加快仿真速度用这句，否则注释掉//begin if(C12、SPI模块
状态机设计
当 IsSta=1 的时候，SckEn 将设置1，SHIFT移位模块将加载需要发送的数据；当 SckEn = 1的时候，开始发送数据，上升沿读取，下降沿改变数据；当传输结束，BitC计数到应该发送的数据后，IsDone置1通知外部模块一次传输结束。
SPI读数据和写数据都是同时完成的
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源代码：
`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company:// Engineer://// Create Date: 2017/10/26 08:31:15// Design Name:// Module Name: spi// Project Name:// Target Devices:// Tool Versions:// Description://// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments:////////////////////////////////////////////////////////////////////////////////////module spi#(parameter SPI_LEN = 4'd8, //SPI长度parameter SPI_DIV = 4'd1 //分频系数，0代表2分频，1代表4分频)(input Clk,input Rst,input Miso,input WrData,input IsSta, //启动一次数据读或者写output Sck, //SPI时钟output Mosi,output RdData,output IsDone);reg SckState; //SPI时钟状态机reg s;reg SckEn; //使能SPI时钟reg IsDone; //一次读或者写操作完成reg SckC = 0; //Sck 计数器reg BitC = 0; //bit位计数器wire DataOut;wire SftOut; //移位串行输出reg Sck,SckD1;wire SckUp,SckNp;//同步整形电路，获取Sck的上升沿//串行数据在Sck上升沿读入assign SckUp = Sck && (!SckD1);//同步整形电路，获取Sck的上升沿//串行数据在Sck下降沿发出//通常发送数据是下降沿，改变数据//上升数据问题，并被读取assign SckNp = !Sck && (SckD1);always @(posedge Clk)beginSckD1 <= Sck;end//SPI计数器always @(posedge Clk)beginif(SckEn && SckUp)BitC <= BitC + 1'b1;else if(BitC == SPI_LEN)BitC <= 4'd0;endassign Mosi = SftOut; //移位模块串行输出//主机状态always @(posedge Clk)beginif(!Rst)begins <= 1'b0;IsDone <= 1'b0;SckEn <= 1'b0;endelse begincase(s)0://空闲状态，如果 IsSta = 1 进入移位状态beginIsDone <= 1'b0;SckEn <= 1'b0;if(IsSta)s <= 1'b1;end1://移位状态：使能Sck时钟，当读入或者发出的数据到达SPI_LEN后，本次操作完成beginSckEn <= 1'b1;if(BitC == SPI_LEN)beginSckEn <= 1'b0;IsDone <= 1'b1;s <= 1'b0;endendendcaseendend//SPI 时钟发生器always @(posedge Clk)beginif(!Rst)beginSckC <= 7'd0;Sck <= 1'b0;SckState <= 2'd0;endelse begincase(SckState)0: //如果SckEn =1 ,则开始产生SPI时钟beginSckC <= 7'd0;Sck <= 1'd0;if(SckEn) SckState <= 2;end1: //输出高电平beginSck <= 1'b1;if(SckC >= SPI_DIV)beginSckState <= 2;SckC <= 7'd0;endelse SckC <= SckC + 1'b1;end2://输出低电平beginSck <= 1'b0;if(SckC >= SPI_DIV)beginSckC <= 7'd0;if(SckEn) SckState <= 1;else SckState <= 0;endelseSckC <= SckC + 1'b1;endendcaseendendwire IsSpiLd;assign IsSpiLd = IsSta;SHIFT#(.SPI_LEN(SPI_LEN))SHIFT_INST(.Clk(Clk),.Rst(Rst),.SckWr(SckNp), //发送触发.SckRd(SckUp), //读触发.IsLoad(IsSpiLd), //加载数据.DataIn(WrData), //发出的数据 并行的.SftIn(Miso), // 读入的数据串行的.SftEn(SckEn), //Sck使能，同时是移位使能.SftOut(SftOut), //串行发出.DataOut(RdData) //读入的并行数据);endmodule
3、移位模块的设计
`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company:// Engineer://// Create Date: 2017/10/26 15:17:01// Design Name:// Module Name: SHIFT// Project Name:// Target Devices:// Tool Versions:// Description://// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments:////////////////////////////////////////////////////////////////////////////////////module SHIFT#(parameter SPI_LEN = 4'd8)(input Clk,input SckWr, //写触发时钟input SckRd, //读触发时钟input Rst,input IsLoad, //加载数据信号input DataIn,input SftIn, //移位输入input SftEn, //移位使能output SftOut, //移位输出output reg DataOut //移位并行输出);reg DataInt;//发送数据寄存器assign SftOut = DataInt; //移位输出always @(posedge Clk)beginif(!Rst)beginDataInt <= 0;DataOut <= 0;endelse if(IsLoad) DataInt <= DataIn; //加载数据到寄存器else if(SftEn)beginif(SckWr) DataInt <= {DataInt,1'b0};//移位输出if(SckRd) DataOut <= {DataOut,SftIn};//移位输入end endendmodule
4、仿真
`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company:// Engineer://// Create Date: 2017/10/26 15:29:21// Design Name:// Module Name: simu// Project Name:// Target Devices:// Tool Versions:// Description://// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments:////////////////////////////////////////////////////////////////////////////////////module simu();reg Clk;reg Rst;reg Miso;wire Mosi;wire Sck;wire Led;SPI_LOOP in(.Clk(Clk),.Rst(Rst),.Mosi(Mosi),.Miso(Miso),.Sck(Sck),.Led(Led));always @(*) Miso = Mosi;initial beginClk = 0;Rst = 0;#10 Clk = !Clk;#10 Clk = !Clk;#10 Clk = !Clk;Rst = 1;forever #10 Clk = !Clk; //周期50Mendinitial begin$monitor($time,,,"Led = %b ",Led);endendmodule
仿真结果
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