如何快速解决PCB设计EMI问题

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随着，信号上升沿时间的减小，信号频率的提高，电子产品的EMI问题，也来越受到电子工程师的光注。    高速PCB设计的成功，对EMI的贡献越来越受到重视，几乎60％的EMI问题可以通过高速PCB来控制解决。     做了，4年的EMI设计，一些心得和大家交流、交流。 规则一：高速信号走线屏蔽规则     在高速的PCB设计中，时钟等关键的高速信号线，走需要进行屏蔽处理，如果没有屏蔽或只屏蔽了部分，都是会造成EMI的泄漏。     建议屏蔽线，每1000mil，打孔接地。 规则二：高速信号的走线闭环规则     由于PCB板的密度越来越高，很多PCB LAYOUT工程师在走线的过程中，很容易出现这种失误，时钟信号等高速信号网络，在多层的PCB走线的时候产生了闭环的结果，这样的闭环结果将产生环形天线，增加EMI的辐射强度。 规则三：高速信号的走线开环规则     规则二提到高速信号的闭环会造成EMI辐射，同样的开环同样会造成EMI辐射， 时钟信号等高速信号网络，在多层的PCB走线的时候产生了开环的结果，这样的开环结果将产生线形天线，增加EMI的辐射强度。在设计中我们也要避免。 规则四：高速信号的特性阻抗连续规则     高速信号，在层与层之间切换的时候必须保证特性阻抗的连续，否则会增加EMI的辐射，也就是：同层的布线的宽度必须连续，不同层的走线阻抗必须连续。 规则五：高速PCB设计的布线方向规则     相邻两层间的走线必须遵循垂直走线的原则，否则会造成线间的串扰，增加EMI辐射，相邻的布线层遵循横平竖垂的布线方向，垂直的布线可以抑制线间的串扰。 规则六：高速PCB设计中的拓扑结构规则     在高速PCB设计中有两个最为重要的内容，就是线路板特性阻抗的控制和多负载情况下的拓扑结构的设计。在高速的情况下，可以说拓扑结构的是否合理直接决定，产品的成功还是失败。 如上图所示，就是我们经常用到的菊花链式拓扑结构。这种拓扑结构一般用于几Mhz的情况下为益。高速的拓扑结构我们建议使用后端的星形对称结构。 规则七：走线长度的谐振规则 检查信号线的长度和信号的频率是否构成谐振，即当布线长度为信号波长1／4的时候的整数倍时，此布线将产生谐振，而谐振就会辐射电磁波，产生干扰。 规则八：回流路径规则 所有的高速信号必须有良好的回流路径。近可能的保证时钟等高速信号的回流路径最小。否则会极大的增加辐射，并且辐射的大小和信号路径和回流路径所包围的面积成正比。 规则九：器件的退耦电容摆放规则 退耦电容的摆放的位置非常的重要。不合理的摆放位置，是根本起不到退耦的效果。退耦电容的摆放的原则是：靠近电源的管脚，并且电容的电源走线和地线所包围的面积最小。

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PCB EMI设计时钟线的处理

　1)建议先走时钟线。
　　2)频率大于等于66M的时钟线，每条过孔数不要超过2个，平均不得超过1.5个。
　　3)频率小于66M的时钟线，每条过孔数不要超过3个，平均不得超过2.5个
　　4)长度超过12inch的时钟线，如果频率大于20M，过孔数不得超过2个。
　　5)如果时钟线有过孔，在过孔的相邻位置，在第二层（地层）和第三层（电源层）之间加一个旁路电容、如图2.5-1所示，以确保时钟线换层后，参考层（相邻层）的高频电流的回路连续。旁路电容所在的电源层必须是过孔穿过的电源层，并尽可能地靠近过孔，旁路电容与过孔的间距最大不超过300MIL。
　　6)所有时钟线原则上不可以穿岛。下面列举了穿岛的四种情形。
　　6.1) 跨岛出现在电源岛与电源岛之间。此时时钟线在第四层的背面走线，第三层(电源层)有两个电源岛，且第四层的走线必须跨过这两个岛
　　6.2) 跨岛出现在电源岛与地岛之间。此时时钟线在第四层的背面走线，第三层(电源层)的一个电源岛中间有一块地岛，且第四层的走线必须跨过这两个岛。
　　6.3) 跨岛出现在地岛与地层之间。此时时钟线在第一层走线，第二层(地层)的中间有一块地岛，且第一层的走线必须跨过地岛，相当于地线被中断。
　　6.4) 时钟线下面没有铺铜。若条件限制实在做不到不穿岛，保证频率大于等于66M的时钟线不穿岛，频率小于66M的时钟线若穿岛，必须加一个去耦电容形成镜像通路。　　7)当面临两个过孔和一次穿岛的取舍时，选一次穿岛。
　　8)时钟线要远离I/O一侧板边500MIL以上，并且不要和I/O线并行走，若实在做不到，时钟线与I/O口线间距要大于50MIL。
　　9)时钟线走在第四层时，时钟线的参考层（电源平面）应尽量为时钟供电的那个电源面上，以其他电源面为参考的时钟越少越好，另外，频率大于等于66M的时钟线参考电源面必须为3.3V电源平面。
　　10)时钟线打线时线间距要大于25MIL。
　　11)时钟线打线时进去的线和出去的线应该尽量远。尽量避免类似图A和图C所示的打线方式，采用类似图B和图D的打线方式，若时钟线需换层，避免采用图E的打线方式，采用图F的打线方式。
　　12) 时钟线连接BGA等器件时，若时钟线换层，尽量避免采用图G的走线形式,过孔不要在BGA下面走,最好采用图H的走线形式。
　　13) 注意各个时钟信号，不要忽略任何一个时钟，包括AUDIO CODEC的AC_BITCLK，尤其注意的是FS3-FS0,虽然说从名称上看不是时钟，但实际上跑的是时钟，要加以注意。
　　14) Clock Chip上拉下拉电阻尽量靠近Clock Chip。

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