高手帮忙看一下一个allegro的DRC错误

2dmin

如下图所示，红色的为顶层，蓝色的为PCB的底层，所抓的图是一bga封装的芯片。1 v& ?0 K, G% ?0 n~1 t
我的shape的网络属性为gnd,shape 与line,pad,via 等的距离设置为15mil。
图中的两个drc错误是分别是pad 与shape ,line与shape之间太近了，所以出现了drc错误。
因为图中出现drc错误的同属于一gnd网络，我认为这种DRC不要让allegro检查，不知在allegro中如何设置啊
？？？？？？？？？？？
换句话说，就是相同的网络名称的话，就不执行设计规则检查。
注意不使用 waive drc。e2 w3 Z- G+ E" N& Q
在线等。。。。。。。。。。。。。。。。。。。。。。" p: `) \8 e! h! d2 [

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[ 本帖最后由 keenboyee 于 2008-9-12 10:00 编辑 ]









drc.JPG
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2008-9-12 09:47 上传
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