2M的速率，时钟线与数据线长度差3000mil引起数据丢失

2dmin

如题，最近布了一块通信单板，其中的E1业务，2.048Mbps，有三组信号的时钟线与数据线长度差了3000mil左右，现在调试时，发现这几路总是丢包。目前还在定位到底是我的PCB走线问题呢（因为是2M信号，速率不高，所以我没有做等长处理），还是FPGA逻辑设计时的时序问题？0 nS1 r+ M- C0 R
  请教：怎么根据传输速率确定数据线与时钟信号的走线误差，也就是在多少误差范围内数据不会出问题？' {. K: {4 E' W- j( C5 f, N1 {
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个人认为，像我的这个2M信号线与时钟线差了3000mil，时延大概也就是1ns左右，而2M的时钟周期远大于1ns，真的是走线不等长引起的数据误码？