pads中关于ECO TO PCB 的问题 急死我了！！

2dmin

最近一直在画FPGA部分，发现了很多操作上的问题。
在原理图中，FPGA的PART TYPE是由多个DCEAL组成的，在PCB布线过程中难免会在不同的管脚间进行网络的交换，当把所有要连到FPGA的线整齐地放到它周围，就等着调整FPGA管脚后，才发现，原来FPGA管脚网络改变后，从LOGIC ECO 到 LAYOUT后所有原来放置好的线全部被删除，也就是说，凡是调整过的网络的连线都被删除了，这样会给布线带来很大的麻烦，不知道大家是怎么样做的？
谢谢大家回答咯