EUV技术量产已进入最后冲刺阶段

shuszhao · 发表于 2018-6-2 17:49:51

尽管极紫外光(EUV)步进机的大量生产面临复杂的问题以及紧迫的时间，专家们仍然抱持乐观态度......
随着工程师们竞相解决错综复杂的相关问题，酝酿了20年的新世代微影工具终于来到大量问世前的最后一个阶段──尽管极紫外光(EUV)步进机的大量生产面临复杂的问题以及紧迫的时间，专家们仍然抱持乐观态度。
好消息是，半导体产业界正众志成城、积极推动技术进展；如比利时研究机构Imec的技术与系统执行副总裁An Steegen所言：“在过去，可能会有一家公司率先采用最新的半导体技术，但现在几乎所有的逻辑工艺技术供货商都跳进来、咬紧牙关努力并勇于承担风险。”
Imec是荷兰EUV微影设备大厂ASML的长期合作伙伴，他们与晶圆代工厂、半导体供货商携手，现在的目标是解决该种有尺寸有一个房间大小、将用以制造新一代芯片的设备剩下的最后几个主要问题；Steegen在Imec年度技术论坛接受EE Times采访时指出，这很像是在2008年问世的FinFET晶体管，是很重大但充满挑战的半导体性能提升关键。
她表示：“人们比较过下世代节点的最糟情况以及旧节点的最佳情况，现在各方都同意FinFET是具备超高性能的组件；我学到的教训是要对所有事情抱持怀疑态度…未来的半导体工艺技术还有足够进步空间，让SoC设计工程师能得到他们想要的。”
而在笔者于Imec总部排队等着喝咖啡时与一位有32年工作资历的EUV开发老将闲聊时，他简单表示：“现在有很多压力…但我们正在取得进展。”
确实，三星(Samsung)的晶圆代工部门赶着在今年底于7纳米工艺导入EUV，该公司的目标是超越最大竞争对手台积电(TSMC)，后者正利用现有的浸润式微影设备进行7纳米设计案的投片；台积电与另一家晶圆代工大厂GlobalFoundries也不落人后，他们打算在明年以EUV量产强化版的7纳米工艺。
Imec预期，DRAM制造商会在D14+节点采用EUV技术──应该会在2021年内存半间距(half pitches)来到20纳米以下时。
目前Imec有两个技术开发重点，有助于舒缓边缘粗糙度(line-edge roughness)的问题，并消除所谓的随机效应(stochastics)、随机误差(random errors)等造成触点漏失(create missing)、触点断续(kissing contacts)的缺陷。那些误差在今年稍早于对下一代5纳米节点十分关键的15纳米临界尺寸首度被发现，但研究人员表示他们也在7纳米看到一样的问题。
Steegen预期将会有混合式解决方案出现，这种方案会采用扫描机设定、光阻剂材料以及后期处理等方法的结合，以接续断裂的线路、将粗糙部分抹平或是填补漏失的触点。
晶圆代工业者可以提供更高剂量的EUV光源──例如80 millijoules/cm2──以扩大工艺容许范围(process window)，但这会让生产速度减慢；Steegen表示：“第一次实作时的最高剂量决定权在于各家晶圆代工厂。”

工程师正在利用一系列的光罩调整、步进机设定、光阻剂选择以及后期处理方法，来解决EUV的随机误差问题（来源：Imec）

混合式解决方案以及放宽的设计规则

Imec正在开发能预测并定位随机误差可能在设计中出现的地方，以提供工艺容许范围的视野；但寻找缺陷往往非常仰赖快速的电子束检测系统(e-beam inspection systems)。
随着工艺节点来到单纳米尺寸，研究人员开始将缺陷归因于为小细节；举例来说，一次EUV曝光中的光子数量，会影响化学放大光阻剂(chemically amplified resists)，而其他种类的光阻剂性能也会因为所嵌入的金属分子定向(orientation)而有所变化。
对此Steegen表示：“并非所有的光阻剂作用都一样，它们因为不同基层而表现出的作用也会很独特…我们仍在经历一些基础性的学习。”
为了简化工艺世代转移，GlobalFoundries采取分阶段EUV策略，在相对较宽松的7纳米节点只采用5层金属；该公司首席技术官Gary Patton在Imec技术论坛上接受采访时表示：“我们能够以较低剂量运作并达到良好的生产量。”
Patton透露，GlobalFoundries将于今年稍晚采用浸润式微影进行首次7纳米设计投片，是一款AMD处理器；接着是一款IBM处理器，然后有数款ASIC。
GlobalFoundries将7纳米节点的间距与SRAM单元制作得跟台积电的很类似，让芯片设计业者如AMD能够同时利用两家晶圆代工厂；他表示，AMD“的需求会高于我们拥有的产能，所以我们对(AMD也委托台积电生产)这件事没有意见。”
不过，GlobalFoundries在开发10纳米节点的同时会跳过5纳米节点，该公司认为前者会有适度的递增收益；而该公司正在为下一代工艺寻求财务与技术上的伙伴，有可能会朝3纳米节点迈进。

微影技术人员现在将良率问题视为EUV需要考虑的首要议题（来源：Imec）

在面对众多挑战的同时保持乐观

尽管有重重挑战，Patton仍保持乐观；他认为，尽管智能型手机市场成长趋缓，产业界已经演变至进入AI时代，“新的无晶圆厂IC公司暴增”。在此同时，GlobalFoundries的FD-SOI工艺将至今年底将拥有75家设计伙伴，目前已经取得36件设计案。
“很多人去年都在场边观望FD-SOI是否做得成，而现在结果已经很清楚；”Patton指出，该工艺技术能支持低至0.4V的设计，并在今年秋天量产Grade 2车规版本。
GlobalFoundries与Imec的高层对于整体半导体技术蓝图的进展仍保持乐观，不过有一些工程师开始在公开谈论，晶体管速度的提升一般来说已经终结，晶体管密度与性能的进展则是一个节点比一个节点减少。
对此Imec正在协助晶圆代工业者开发一系列性能提升技术来补强，包括简化的单元轨(cell tracks)、埋入式电源轨(buried power rails)，以及芯片上电路堆栈(on-die circuit stacks)。
“一般来说我并没有看到报酬递减，”Steegen表示：“我对于3纳米与2纳米逻辑工艺节点与内存技术蓝图发展感到乐观，我们有足够的资源…因此设计工程师会看到芯片面积的微缩，但他们可能需要在设计上做一些改变。”
因此Imec的芯片微缩核心项目，继续每年以每年5~10%的速率成长；Imec首席执行官Luc Van den Hove首席执行官表示：“十年前，我们预期我们在先进CMOS工艺技术方面的工作会持平发展，因为产业整并的缘故，但情况恰恰相反。”他指出，Imec的相关项目因为AI加速器芯片以及DNA储存等新题材而增加。