重温VHDL语言-分频器

2dmin

library ieee;0 X' H& D5 ]0 n6 T
use ieee.std_logic_1164.all;
--------------------------------------------------------------实体. D; R' J, Y* @8 P! u
entity IRDA_DIV is. W' m' ]' k% U% i3 U4 |# Y
port(
CLK:in std_logic;$ y# d7 Rw5 _+ w0 Y& U# F3 b
FO：out std_logic
);
end IRDA_DIV;
--------------------------------------------------------------结构体1 k: o+ w9 U& c; d1 ?* k. J+ n
architecture behav of IRDA_DIV is. F% @% n- J8 l$ w0 R+ D
signal count : integer range 0 to 48;
signal fotemp :std_logic;
begin
& Z: F8 L6 B7 kG1 C
process(CLK)
begin0 `% [: o8 B1 I2 y% L6 DU
if (CLK'event and CLK='1') then   -----上升沿触发( d1 _7 r! P5 ]8 M
if count=47 then
count<=0;) x8 C, g6 h& U' x* K
fotemp<=not fotemp;
else
count<=count+1;
end if;" h" r% v/ ?' @
FO<=fotemp;
end if;

end process;
end behav;



在学校学了VHDL，用的也少，现在工作，正好要用VHDL弄个分频器；
VHDL在学校也学的不好，现在重温一下；c. t( j2 e: Y9 I. K& A
对CLK进行48分频